??? 低功耗" title="低功耗">低功耗設計已經成為主流設計需求，在消費電子和無線設備方面非常盛行。由于讓電池續航時間最大化是這些設備的重要賣點，因此設計師必須在芯片中加入功耗管理" title="功耗管理">功耗管理功能。最近，設計師開始注意到功耗對環境的影響，并且有意識地努力降低功耗" title="降低功耗">降低功耗以保護環境。因此，降低功耗已經成為納米級SoC的一個重要課題。
?? ?低功耗設計" title="低功耗設計">低功耗設計的原則之一是要求在設計的初期考慮功耗問題。在典型的SoC設計中，80%的功耗在RTL確定之前就已經確定，當RTL就位后，設計師只能影響20%的功耗。傳統的設計流程常常是通過各種碰運氣的功耗降低技術來降低RTL之后的功耗。諸如功耗優化、門控時鐘和多電壓優化等技術都在此范圍之內。而需要大幅度降低功耗的設計師則希望采用目標更明確的技術，在最終RTL確定之前降低功耗。低功耗架構選擇、電源關斷、多供應電壓和動態電壓及頻率縮放（DVFS）等技術都在此范圍內。圖1顯示了在不同設計階段的SoC功耗降低情況。
??? 使用目標明確的技術實現功耗降低會影響到其他設計參數，如面積和時序。更重要的是，它對設計方法學將會有重大影響。方法學的影響包括架構選擇、驗證、合成、測試以及實現階段。圖2顯示了所造成的影響情況。這種方法學的挑戰應該以兩種方式解決：
??? (1)所用工具應該能夠了解各種低功耗技術" title="低功耗技術">低功耗技術帶來的影響，而且應該提供出色的自動操作。
?? ?(2)流程中各種工具必須可以方便地進行互操作。
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????Cadence已經在其完整的低功耗解決方案中解決了這些問題，而且在各種客戶的設計中得到了證明。設計師使用Cadence解決方案所定義的流程時，通?？梢垣@得生產效率的兩倍提升，并且將功耗降低40%。此外，很多客戶通過該流程成功實現了低功耗芯片設計。
????????????????????????????????????功耗目標規格
??? 由于設計師無法在其設計中保持功耗管理的目標，因此，早期的設計只能依靠EXCEL制表軟件以及口頭交代的方式以盡可能實現功耗目標，這導致了漫長的設計迭代以及頻繁的芯片失敗。Cadence發明了通用功耗格式（CPF）作為保持功耗目標規格的方式。自從其確立以來，已經為設計鏈中的眾多企業所接受，而且已經成為業界標準。此外，CPF已經通過這些公司的眾多產品的出帶(tapeout)得到了證明。
?? ?CPF的實用性來自于其所支持的流程。它提供了一種可靠的媒介，用于各設計階段之間的信息交換。正如前面所提到的，低功耗設計師所面臨的互用性挑戰通過CPF得到了解決。
?????????????????????????????????? 架構設計與功耗探索
??? 由于對降低芯片功耗的需要越來越迫切，設計師采用了多種技術。今天，設計師在其設計中會同時使用多種低功耗技術以及超過10個的電源域。在架構設計階段，設計師有很多需要選擇的內容。架構的選擇可以實現低功耗，例如一個管線化、并行的加法器可能會提供比普通加法器更好的功耗值。在該階段，設計師希望了解功耗與其他參數之間的權衡。因此，功耗探索就成為一個重要的設計階段。Cadence低功耗解決方案提供了一種手段來分析總功耗以及探索在設計中使用的多種低功耗技術。Palladium仿真流程可以通過完整的基于軟件的功耗剖析在極為初期的階段精確估計動態功耗。設計師甚至可以使用該模擬環境探索多種功耗管理方案。探索階段試圖解答設計師的兩個重要問題：(1)能否使用該低功耗技術實現功耗目標(功耗原型)；(2)能否在設計中的附加模塊上使用功耗管理（功耗剖析）。圖3是功耗探索階段的一個實例。
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????????????????????????????????????? 低功耗驗證
??? 功耗管理驗證的目標是解決以下重要問題：
?? ?(1)是否會因為功耗管理帶來一些新的功能錯誤？
?? ?(2)低功耗技術在芯片中能否正確運作？
?? ?Cadence低功耗解決方案通過提供RTL級驗證、簽收級驗證以及在各階段之間的驗證，全面解決功耗管理驗證問題。首先是從功耗目標確認開始，針對該設計對CPF進行檢查以實現一致性。大量聲明會被自動生成，而這些聲明又可以被用于檢驗設計。低功耗技術的仿真不僅消除了設計中的所有錯誤，而且將覆蓋面拓展到了設計中的多種功耗模式。最后，簽收驗證可以確保芯片能夠被出帶。簽收驗證可以發現晶體管級的功耗問題，例如隱蔽漏泄。圖4顯示了全面低功耗驗證的流程圖。
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??????????????????????????????????? 低功耗設計的合成與測試
??? 合成階段是低功耗設計的一個重要階段，其中的RTL實現為門級網表。在該階段中，設計師會獲得時序、面積和功耗的物理特征。由于在這些特征之間存在權衡，因此合成時必須了解這些因素，以便進行有效權衡。Cadence低功耗解決方案包括合成階段，可以在提供給設計師最低功耗的同時滿足時序和面積目標。此外，與市面上的其他合成工具不同，Cadence解決方案可以自上而下地解決該問題，也可以減少總運行時間。該合成引擎還可以掌握所有這些高級低功耗技術，并使其自動進行。它可以讀取CPF以了解功耗目標，并且為設計生成電源域和其他信息。它可以自動插入電平轉換器、隔離單元和狀態保留寄存器。配合網表轉換，它還提供了功耗分析能力，可以在多種功耗模式中分析功耗。
??? 在合成的同時，另外一個重要方面是測試。測試工具必須是對功耗敏感的，因為在當今的設計中，多數功耗是在測試中被消耗的，因為同時有很大比例的網絡切換。Cadence低功耗解決方案包含降低測試模式中功耗的技術。它采用智能的供給，可以大幅度降低切換率。測試工具也是功耗敏感型的，掃描鏈的插入可以確保掃描鏈被那些將要關斷的模塊隔離開。
????????????????????????????????????? 低功耗的實現
??? 低功耗技術的實現是芯片功耗管理的關鍵。首先，其實現應該按照電源域執行。一個電源域中的各組件不應被放到不同的電源域中。此外在執行時還要保證將電平轉換器和隔離單元放置在正確的位置上。這些單元的連通性從信號和功耗角度兩方面都是很重要的。Cadence低功耗解決方案可以讓很多功能都自動執行，給設計師一個完美的低功耗實現流程。實現工具可以讀取CPF，并了解設計師對SoC的功耗目標。其他功能(如時鐘樹綜合和物理優化)都是對功耗敏感的，進一步為設計師減輕了負擔。信號完整性和制造效應都與功耗一起考慮，這樣就可以保證芯片結構的正確。執行工具還解決了可變性問題，它采用最好的方法進行預防，并使用精確的分析工具評估其影響。
?? ?使用實現工具內置的精確簽收檢查，設計師可以實現快速而無風險的出帶。
??? 總的來說，Cadence使用了一種完整的解決方案解決低功耗IC設計問題。如今，該流程與高級低功耗技術搭配已經被用于90多種SoC的設計。這是業界當前已被認可的一種重要的低功耗解決方案。它完全支持業界標準的通用功耗格式，有望成為設計師設計低功耗SoC的最佳選擇。