隨著雷達數據處理技術的快速發展，需要高速采集雷達回波信號。然而激光雷達的發射波及回波信號經光電器件轉換后，形成的電信號脈寬窄，幅度低，而且背景噪聲大，如采用低速的數據采集系統進行采集，存在數據精度不高等問題。同時，為避免數據傳輸不及時，發生數據丟失，影響系統的可靠性和實時性，需設計開發高速數據采集系統。
    設計中針對前端輸出約-25～25 mV，帶寬為20 MHz的信號，采用高帶寬，低噪聲，高數據傳輸率，高分辨率數模轉換芯片AD9235；利用XC2V250內部的大小為6 KB的異步FIFO實現AD9235轉換器與TMS320C6201間的高速數據傳輸。采集系統的采樣率為30 MHz，分辨率為12位，內部異步緩存FIFO為6 KB，滿足高速數據采集要求。

1 系統設計
    如果A／D直接與DSP的外部存儲接口EMIF連接，會使DSP的負荷過重，另一方面DSP還需擴展外設，與采樣輸入共用一條外部總線，進行外部設備的讀寫，不允許數據采集始終占用外部總線。如果不能及時接收數據，上次存儲的數據會被覆蓋，造成數據丟失。異步FIFO能實現不同時鐘域的數據傳輸，可將它作為A／D轉換器和EMIF之間的橋梁，每寫入一塊數據，便通知EMIF從FIFO取走數據?；谝陨戏治觯瑘D1為高速數據采集系統結構框圖。

    FPGA內部DCM為A／D轉換器和DSP提供采樣時鐘和外部振蕩源，A／D轉換器與DSP工作在不同時鐘，在FPGA內部生成一個異步FIFO作為數據傳輸緩存。A／D轉換器把采樣值寫入FIFO，FIFO寫使能WR_EN一直有效，系統上電后，A／D轉換器一直處于工作狀態，每寫入一塊數據便向DSP發出中斷信號，在中斷中讀取FIFO中的數據。FIFO輸入數據寬度12位，輸出數據寬度為24位，FIFO讀時鐘高于寫時鐘，DSP讀取數據比A／D向FIFO寫數據快，而且DSP內部數據處理時間較快，可保證系統高速實時采集。
2 A／D轉換電路
    A／D轉換電路是整個系統的重要組成部分。對前端輸出約-25～25 mV，帶寬為20 MHz的射頻信號數字化，設計采用模數轉換器芯片AD9235，最大采樣率40 Mb／s，12 bit數據輸出，信噪比RSN=70 dB。AD9235是差分輸入，單端信號輸入需要A／D驅動芯片，選用低失真差分A／D驅動芯片AD8138，圖2為A／D轉換電路，AD9235模擬輸入設置在2VPP，參考電壓VREF采用內部1 V參考電壓，同時還作為驅動芯片AD8138的共模電壓。利用AD8138對輸入信號進行放大，放大倍數RF／RG=2．49 kΩ／820 Ω≈3。因此，經過AD8138單端差分轉換及放大輸入信號范圍為25～175 mV。

3 FPGA接口設計
3．1 時鐘設計
    采用30 MHz外部晶振作為整個系統的時鐘源，利用XCV250內部的時鐘管理器DCM，分別為AD9235、異步FIFO、TMS320C6201提供時鐘源。  DCM輸出CLK0的30 MHz時鐘作為AD9235采樣時鐘和異步FIFO的寫周期WR_CLK。
    利用DCM數字頻率合成器輸出CLKFX作為TMS320C6201的時鐘源。公式：DCM輸出CLKFX的頻率=輸入時鐘CLKIN的頻率×(M／D)，取M／D=5／3。這樣DCM為TMS320C6201提供50 MHz時鐘，經過4倍頻，DSP系統時鐘為200 MHz，外部存儲EMIF時鐘CLKOUT1為200 MHz。設置CE0空間控制寄存器的參數，使FIFO讀時序SETUP、HOLD等于一個CLKOUT1周期，STROPE等于兩個CLKOUT1周期，讀時序如圖3所示，讀第一個數時，EMIF會自動維護最小2個時鐘周期的建立時間，后續數據讀取，建立時間為1個時鐘周期。FIFO讀時鐘周期約為50 MHz，比A／D向FIFO寫數據時間快，保證系統實時采集。

3．2 異步FIFO接口時序
    AD9235與FPGA接口設計應仔細考慮ADC轉換時鐘、FIFO寫時鐘及所選中間邏輯器件的時序和延時特性，以保證正確地設置采樣時鐘。AD-9235的采樣數據在延時7個采樣周期后出現在數據線上，圖4為A／D與FIFO接口時序。

    讀FIFO操作，利用EMIF外部存儲器的控制信號，包含有：輸出使能位和讀使能以及外部空間片選信號。讀寫時序如圖3，輸出使能和外部空間片選信號低時，異步FIFO讀使能RD_EN有效，當讀使能位為低時，待讀出的數據進行初始化，隨后會跳變為高電平，異步RD_CLK端產生上升沿，此時異步FIFO中數據被讀出。圖1中的HALF_FULL位直接與TMS320C6201外部存儲區域中斷EXT-INT5觸發連接，當FIFO緩存達到半滿時，上升沿觸發DSP外部中斷，DSP啟動DMA(直接數據存儲)以突發方式讀取FIFO數據，在時鐘CLOCKOUT1下讀取FIFO存儲數據。EMIF與FIFO的讀邏輯關系為RD_CLK=!；RD_EN=!。
    圖5為異步FIFO仿真圖，輸入數據寬度12位，輸出數據寬度為24位。讀時鐘為50置MHz，寫時鐘為30 MHz。

4 設計應注意問題
    若用異步FIFO中的FULL信號作為中斷源，滿信號位FULL有效，觸發DMA開始傳輸，在滿信號和DMA傳輸之間，A／D采集時鐘仍然驅動A／D轉換器，會覆蓋之前存儲的采集數據，造成數據丟失；若采用HALF-FULL信號作信號標志位，半滿時候，開始DMA傳輸，不用中斷數據采集，由于A／D寫入速度低于EMIF讀出速度，也不會造成數據覆蓋。
    FPGA內部的異步FIFO數據總線與TMS320C6201的數據總線相連，應注意數據采集與TMS320C6201訪問外設間的總線沖突。應保證沒有長時間占用數據總線的外部設備，否則造成采集數據丟失。

5 結論
    針對雷達的回波信號，設計基于FPGA與DSP的高速數據采集系統，介紹了雷達前端信號A／D外圍轉換電路，利用DCM和異步FIFO實現ADC與高速DSP間的數據緩沖，以保證采集數據的有效傳輸。系統采樣率為30 MHz，采樣精度為12位，異步存儲緩沖FIFO大小為6 kbits，能較好地滿足高速采集要求。FIFO與DSP采用24位數據接口，讀取FIFO采用DMA數據傳輸，較充分利用DSP資源，提高了系統實時處理的能力。