摘要：嵌入式" title="嵌入式">嵌入式非易失性存儲器" title="非易失性存儲器">非易失性存儲器以其同時具備數據可更改性及掉電保存性而已被越來越廣泛的應用于SoC" title="SoC">SoC物理設計。文中結合一款電力網控制芯片R36的實際設計案例，分析了該器件的應用特點，并從用途、性能、容量選擇等方面說明了通過非易失性存儲器對降低芯片成本、提高速度及可靠性應用方法。
關鍵詞：非易失性存儲器；電可擦除只讀存儲器；閃存；片上系統
0 引言
非易失性存儲器是指在系統關閉或無電源供應時仍能保持數據信息的存儲器，常見的有EPROM、EEPROM、Flash-EEPROM等。由于其同時具備數據更改性及數據保存性，NVM在系統設計中被大量應用于數據及程序的存儲，并逐步替代部分有斷電保存需要的RAM，甚至取代部分硬盤功能，如固態硬盤(SSD)。傳統的系統解決方案采用外掛片外NVM芯片，這種方法會使系統復雜度提高。而隨著嵌入式NVM技術的發展，將NVM與系統其它電路集成在同一塊芯片中，已成為SoC系統設計的新趨勢。相對于傳統的片外NVM方案，嵌入式NVM具有更高的數據交換速度和更高的可靠性。然而，在SoC芯片的物理設計中，嵌入式NVM也面臨工藝兼容、功耗及成本控制等新的問題。為此，本文以一款電力網控制芯片R36的物理設計為例，討論了嵌入式NVM在實際應用中需要注意的問題，并給出了解決方案。
1 嵌入式NVM簡介
1．1 嵌入式NVM的工作原理
大部分NVM的工作原理都是以基本的EEPROM為存儲單元。與普通MOS管相比，EEPROM存儲單元多了一層多晶硅浮柵，圖1所示是EEPROM的存儲單元結構，該存儲單元的基本操作為擦1、寫0及讀取。擦1時，Vcg為12 V，Vd為6 V，漏柵之間的電場使漏端電子穿越氧化層勢壘而到達浮柵并存儲，該過程稱為熱電子注入，這樣，即使Vcg高壓除去后，浮柵上的電荷也能保存很長時間；寫0時，Vcg為-12 V，Vd為6 V，漏柵之間的電場給浮柵上的電子提供釋放到P-sub的通路，稱為FN隧道效應，此后，浮柵電荷被釋放。
嵌入式NVM首先要解決的問題就是與芯片其它電路工藝(logic)的兼容。依據芯片中NVM所占面積的比重，嵌入式NVM通常有兩種兼容方案。一是當NVM比重大于其它邏輯時，把logic工藝映射成NVM工藝，這是最方便的做法；二是當NVM容量較小(<32 Mbits)時，為了節約產品開發時間，通常把NVM做成可復用的IP，然后映射成logic工藝。
1．2 常見的嵌入式NVM
目前常見的嵌入式NVM有EEPROM和flashEEPROM(簡稱flash)兩大類，EEPROM每個存儲單元都配有一個門控開關，故可實現單元獨立擦操作；而flash存儲單元沒有獨立的門控開關，通常以page為單位進行擦操作，因此，相同容量的EEPROM面積會大于flash，但單個單元擦寫時間則小于flash，且擦寫時不影響其他單元的狀態，同時，使用壽命較flash有很大的優勢。常見的flash也因其架構不同，可分為NORflash和NANDflash兩類，NAND flash架構更為緊湊，成本／容量比更優，但目前嵌入式技術相對沒有NOR成熟。
1．3 嵌入式NVM的選擇
選擇嵌入式NVM是一個綜合衡量成本、功耗及性能的過程。因為嵌入式NVM通常會增加工藝步驟，使芯片制造的一次性成本和持續性成本都增加，同時，NVM的測試時間遠大于芯片中的普通SRAM和ROM，因而增加了芯片的測試費用。因此，在選擇NVM時，要從系統角度考慮以下幾方面因素：
(1) NVM的用途。程序存儲通常選用EEPROM或NOR flash，數據存儲通常選用NANDflash；
(2) NVM容量。容量和面積、成本息息相關，小容量的NVM可以采用單位面積大但工藝更簡單的特殊單層多晶工藝，而大容量的NVM則應采用面積緊湊的通用雙層多晶工藝；
(3) NVM性能。通常需要考慮NVM的擦寫時間、工作溫度等參數；
(4)NVM的可靠性?？煽啃灾饕袃蓚€指標，即數據保存時間和數據擦寫次數，若要較高的擦寫次數，則EEPROM要優于flash。
2 嵌入式EEPROM
2．1 R36電力網遠程抄表芯片簡介
R36電力網遠程抄表芯片是集成了模擬接口、m8051處理器、SRAM、ROM及EEPROM的SoC，其前身為外掛片外flash芯片的R35芯片，R36采用多晶片封裝(Multi Chip Package，MCP)，這種封裝方案增加了芯片的制造成本，同時增加了系統的復雜程度，而且也降低系統的可靠性。而采用嵌入式EEPROM設計的R36將所有器件集成在一片芯片中，則使用普通封裝即可，因而避免了上述問題。
R36采用SMIC 0．18μm EEPROM工藝，主要用來存儲程序，故可依據需要選擇SMIC 32KB及1KB的EEPROM IP各一個。該芯片已于2010年3月成功流片。
2．2 工藝映射
與普通logic工藝相比，SMIC EEPROM工藝需要多加9層掩膜和10次光刻，主要增加POLYl和ONO層，且其POLY2層與logic的POLY層在同一平面上，因此，在物理版圖設計過程中，需要將EEPROM的POLY2層映射為POLY層，設計時可用通用的logic流程進行布局布線，并在生成最終GDSⅡ時，再將POLY層映射回POLY2，這樣即可按EEPROM工藝流片。
2．3 布局布線
在芯片的布局階段，需要仔細考慮EEPROM芯片的擺放位置。除了遵循一般嵌入式存儲器擺放規則(盡量遠離模擬模塊)外，還需注意將EEPROM與其他電路之間留出足夠隔離的空間(>5um)，以防止噪聲干擾；同時，所有EEPROM的擺放方向必須一致。在布線階段，要給EEPROM提供充足的工作電源及穩定的參考電壓，并禁止在EEPROM上層繞線以防噪聲。圖2所示是最終的芯片版圖。
3 結束語
嵌入式NVM以其數據可更改、掉電可保持、工藝可兼容等特點，已被越來越廣泛地用于SoC物理設計中。相對于片外NVM方案，采用嵌入式NVM可以提高系統的穩定性及速度。然而，在設計過程中，都需要注意從用途、性能、容量及可靠性角度選擇合適的嵌入式NVM解決方案，這樣才能最終達到提高芯片性能、降低芯片成本的目的。本文給出了一個采用嵌入式EEPROM的電力網控制芯片R36的設計實例，同時分析了物理設計過程中需要注意的問題。結果證明，最終流片的芯片R36較采用片外flash的R35來說，成本降低不少，達到了設計目標。隨著嵌入式NVM技術的持續發展，這款芯片也將采用更先進的NVM，并不斷改進升級，以進一步提高性能、降低成本。