《電子技術應用》
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基于CPRI協議的光纖連接設計[圖]
摘要: 針對分布式基站基帶處理單元和射頻拉遠單元之間的光纖連接,介紹了CPRI協議規范,討論了其基于FPGA的硬件實現方案。同時給出了基于FPGA與SCAN25100方案的設計,采用Verilog語言設計開發FPGA。該方案開發成本低,調試簡單方便。通過實際測試表明,該設計方案能夠有效實現基于CPRI協議的光纖通訊傳輸,工作性能穩定。
關鍵詞: CPRI FPGA Verilog BBU 光纖 RRU
Abstract:
Key words :

  0 引言

  2009年1月國內3G牌照正式發放,隨著3G時代的到來,各大通信運營商對3G移動通信網絡展開了大規模建設,投入巨大,而基站是3G網絡建設中,數量最多及成本最高的設備。移動通信領域日趨激烈的競爭,使得通信運營商比以往更加關注建網成本,而分布式基站具備低成本、高性能、快速運營等特性,能夠大大節省運營商的建網與運維成本。因此分布式基站成為當前3G網絡建設的最主要選擇。

  分布式基站核心理念,是把傳統宏基站基帶處理單元(BBU" title="BBU">BBU)和射頻拉遠單元(RRU" title="RRU">RRU)分離,二者通過光纖" title="光纖">光纖相連。網絡部署時,將BBU、核心網、無線網絡控制設備集中在機房內,與規劃站點上部署的RRU通過光纖連接,完成網絡覆蓋。

  為了有效處理分布式基站BBU與RRU間的光纖連接,無線通信行業形成兩個聯盟,分別制定了兩種接口標準:2002年諾基亞、LG、三星等宣布成立OBSAI(開放式基站結構同盟);2003年愛立信、華為、NEC、北電和西門子等聯合成立CPRI" title="CPRI">CPRI (通用公共無線接口組織)。本文主要介紹基于CPRI協議的光纖通訊。

  1 CPRI協議概述

  CPRI協議定義了兩個協議層。兩個協議層為物理層(L1)和數據鏈路層(L2)。在物理層中,將上層接入點的傳輸數據進行復/分接,并采用8B/10B編解碼,通過光模塊串行收發數據。數據鏈路層定義了一個同步的幀結構,包含基本幀和超幀(由256個基本幀組成),數據在L2層中,通過CPRI固定的幀結構形式進行相應的成幀和解幀處理。

  基帶處理單元(BBU)和射頻拉遠單元(RRU)之間可以通過一條或多條CPRI數據鏈路來連接,每條CPRI數據鏈路支持614.4Mbps、1228.8M-bps和2457.6Mbps三種比特率高速串行傳輸。當前工業界,通過將四條并行CPRI數據鏈路進行相應串行化處理,可實現BBU與RRU之間通過光纖以近10Gbps(即4X2457.6 Mbps)速率超高速傳輸。

  2 硬件方案

  采用FPGA" title="FPGA">FPGA來設計實現基于CPRI協議的光纖通訊,可以有多種方案來實現,下面介紹兩種方案。

  方案一:采用集成了RocketIO模塊的FPGA。RocketlO收發器是在Xilinx公司Virtex2 Pro以上系列FPGA芯片中,集成的功能可配置千兆位級串行收發器??赏ㄟ^調用Xilinx公司的COREGenerator生成的IPCore來使用RocketIO收發器。該模塊的功能包括8B/10B編解碼,串并轉換,時鐘與數據流的綁定以及時鐘恢復等。使用此方案優點是,可以使電路板尺寸較小、結構緊湊,可方便設置參數;缺點是,一般集成了RocketIO的FPGA芯片價格均較高,必然帶來開發成本的提高,同時開發周期相對也較長。

  方案二:FPGA與SCAN25100相結合。SCAN25100是美國國家半導體專門為新一代基站結構推出的串行/解串器,其集成了高精度延遲校準測量(DCM)電路及獨立的發送和接收系統鎖相環路,還具備先進的高速混合信號和時鐘管理以及信號調節等功能。同時芯片具備8B/10B編解碼、高速串并轉換、鎖定檢測、CPRI信號和幀丟失檢測等功能??筛鶕@款芯片來構建多天線技術分布式基站光纖互連解決方案。此方案開發成本較低,調試簡單方便,性能穩定。

  2.1 方案整體設計

  本文主要針對方案二進行介紹與討論。該方案設計,由FPGA完成CPRI協議的成幀、解幀、同步、傳輸數據復,分接等操作,以及與SCAN 25100相關接口設計,同時負責對SCAN25100與光模塊控制與狀態監控。SCAN25100負責實現8B/10B編解碼和高速串并轉換功能。

  FPGA與SCAN25100之間通過使用并行數據線傳輸,SCAN25100的并行數據線支持8位和10位兩種模式,這里選擇用FPGA將SCAN25100配置成10位模式。SCAN25100完成8B/10B編解碼和高速串并轉換,與光模塊通過差分串行數據線相連。最后由光模塊完成光、電信號轉換,通過光纖與外部設備進行數據傳輸,實現光纖通訊數據收發。其方案原理框圖如圖1所示。

  2.2 時鐘方案

  采用輸出頻率為61.44MHz的有源晶振為FPGA提供系統基準時鐘(CLK61),系統所需的其他頻率時鐘,均可使用FPGA內置的時鐘管理模塊,對CLK61進行分頻、倍頻及移相而得。SCAN25100有四個時鐘端口,與FPGA相連。系統時鐘方案如圖2所示。

  SCAN25100芯片內置振蕩器能夠產生一個30.72MHz時鐘SYSCLK輸出,提供給FPGA作參考時鐘。當系統作為REC端時,FPGA需要提供一個30.72MHz時鐘REFCLK,給SCAN25100作為參考時鐘。REFCLK和SYSCLK均使用LVDS差分電平,在FPGA內部使用緩沖器IBUFGDS來將輸入差分時鐘信號轉為單端時鐘,而使用OBUFDS將單端時鐘轉為差分時鐘輸出。

  TXCLK為FPGA輸出給SCAN25100,用于采集輸出數據tx_data(9:0)的時鐘。RXCLK為SCAN25100輸出給FPGA,用于采集輸入數據rx_data(9:0)的時鐘。TXCLK和RXCLK配置使用INCMOS18電平,均為雙邊沿采集數據,其時鐘頻率由用戶根據需求配置SCAN25100串行接口(DOUT和RIN)的傳輸速率決定。SPMODE(1:0)的配置值決定傳輸速率,對應關系見表1。

  2.3 PCB布板設計

  PCB布板設計要特別注意信號完整性問題,尤其當系統設定速率為2457.6Mbps高速傳輸時。圖3所示為系統速率設定為2457.6Mbps,未注意信號完整性問題的PCB布板設計下,TXCLK時鐘信號眼圖,可以看到時鐘信號質量較差。而SCAN25100對TXCLK信號質量要求較高,如占空比要求為45%~55%范圍。經測試,在此設計下,當系統工作于614.4Mbps或1228.8Mbps時,系統能正常傳輸數據,但當系統速率轉換為2457.6Mbps,此時TXCLK/RXCLK雙邊沿對DDR(Double Data Rate)數據出現了錯誤采集,SCAN25100與光模塊之間的差分串行數據線傳輸也變得不穩定。因此系統對PCB布板設計要求較高。


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