一、引言

　　隨著PCB設計復雜度的逐步提高，對于信號完整性的分析除了反射，串擾以及EMI之外，穩定可靠的電源供應也成為設計者們重點研究的方向之一。尤其當開關器件數目不斷增加，核心電壓不斷減小的時候，電源的波動往往會給系統帶來致命的影響，于是人們提出了新的名詞：電源完整性" title="電源完整性">電源完整性，簡稱PI（powerintegrity）。當今國際市場上，IC設計比較發達，但電源完整性設計還是一個薄弱的環節。因此本文提出了PCB板中電源完整性問題的產生，分析了影響電源完整性的因素并提出了解決PCB板中電源完整性問題的優化方法與經驗設計，具有較強的理論分析與實際工程應用價值。

　　二、電源噪聲" title="電源噪聲">電源噪聲的起因及分析

　　對于電源噪聲的起因我們通過一個與非門電路圖進行分析。圖1中的電路圖為一個三輸入與非門的結構圖，因為與非門屬于數字器件，它是通過“1”和“0”電平的切換來工作的。隨著IC技術的不斷提高，數字器件的切換速度也越來越快，這就引進了更多的高頻分量，同時回路中的電感在高頻下就很容易引起電源波動。如在圖1中，當與非門輸入全為高電平時，電路中的三極管導通，電路瞬間短路，電源向電容充電，同時流入地線。此時由于電源線和地線上存在寄生電感，我們由公式V=LdI/dt可知，這將在電源線和地線上產生電壓波動，如圖2中所示的電平上升沿所引入的ΔI噪聲。當與非門輸入為低電平時，此時電容放電，將在地線上產生較大的ΔI噪聲;而電源此時只有電路的瞬間短路所引起的電流突變，由于不存在向電容充電而使電流突變相對于上升沿來說要小。從對與非門的電路進行分析我們知道，造成電源不穩定的根源主要在于兩個方面：一是器件高速開關狀態下，瞬態的交變電流過大;　　

　　二是電流回路上存在的電感。所謂地電源完整性問題是指在高速PCB" title="高速PCB">高速PCB中，當大量的芯片同時開啟或關閉時，在電路中就會產生較大的瞬態電流，同時由于電源線和地線上電感電阻的存在，就會在兩者之上產生電壓波動。了解到電源完整性問題的本質，我們知道，要解決電源完整性問題，首先對于高速器件來說，我們通過加去耦電容來去掉它的高頻噪聲分量，這樣就減少信號的瞬變時間;對于回路中所存在的電感來說，我們則要從電源的分層設計來考慮。

　　三、去耦電容的應用

　　在高速PCB設計中，去耦電容起著重要的作用，它的放置位置也很重要。這是因為在電源向負載短時間供電中，電容中的存儲電荷可防止電壓下降，如電容放置位置不恰當可使線阻抗過大，影響供電。同時電容在器件的高速切換時可濾除高頻噪聲。我們在高速PCB設計中，一般在電源的輸出端和芯片的電源輸入端各加一個去耦電容，其中靠近電源端的電容值一般較大（如10μF），這是因為PCB中我們一般用的是直流電源，為了濾除電源噪聲電容的諧振頻率可以相對較低;同時大電容可以確保電源輸出的穩定性。對于芯片接電源的引腳處所加的去耦電容來說，其電容值一般較小（如0.1μF），這是因為在高速芯片中，噪聲頻率一般都比較高，這就要求所加去耦電容的諧振頻率要高，即去耦電容的容值要小。

　　對于去耦電容的放置，我們知道，如果位置不當的話會增大線路阻抗，降低其諧振頻率同時影響供電。對于去耦電容和芯片或電源中的電感，我們可以通過公式：求出，在公式中，l：電容與芯片間的線長;r：線半徑;d：電源線與地之間的距離;

　　由此我們知道，要減少電感L，則必須減少l和d，即減少去耦電容和芯片所形成的環路面積，也就是要求電容與芯片盡可能靠近芯片器件。

　　一、引言

　　隨著PCB設計復雜度的逐步提高，對于信號完整性的分析除了反射，串擾以及EMI之外，穩定可靠的電源供應也成為設計者們重點研究的方向之一。尤其當開關器件數目不斷增加，核心電壓不斷減小的時候，電源的波動往往會給系統帶來致命的影響，于是人們提出了新的名詞：電源完整性，簡稱PI（powerintegrity）。當今國際市場上，IC設計比較發達，但電源完整性設計還是一個薄弱的環節。因此本文提出了PCB板中電源完整性問題的產生，分析了影響電源完整性的因素并提出了解決PCB板中電源完整性問題的優化方法與經驗設計，具有較強的理論分析與實際工程應用價值。

　　二、電源噪聲的起因及分析

　　對于電源噪聲的起因我們通過一個與非門電路圖進行分析。圖1中的電路圖為一個三輸入與非門的結構圖，因為與非門屬于數字器件，它是通過“1”和“0”電平的切換來工作的。隨著IC技術的不斷提高，數字器件的切換速度也越來越快，這就引進了更多的高頻分量，同時回路中的電感在高頻下就很容易引起電源波動。如在圖1中，當與非門輸入全為高電平時，電路中的三極管導通，電路瞬間短路，電源向電容充電，同時流入地線。此時由于電源線和地線上存在寄生電感，我們由公式V=LdI/dt可知，這將在電源線和地線上產生電壓波動，如圖2中所示的電平上升沿所引入的ΔI噪聲。當與非門輸入為低電平時，此時電容放電，將在地線上產生較大的ΔI噪聲;而電源此時只有電路的瞬間短路所引起的電流突變，由于不存在向電容充電而使電流突變相對于上升沿來說要小。從對與非門的電路進行分析我們知道，造成電源不穩定的根源主要在于兩個方面：一是器件高速開關狀態下，瞬態的交變電流過大;　　

　　二是電流回路上存在的電感。所謂地電源完整性問題是指在高速PCB中，當大量的芯片同時開啟或關閉時，在電路中就會產生較大的瞬態電流，同時由于電源線和地線上電感電阻的存在，就會在兩者之上產生電壓波動。了解到電源完整性問題的本質，我們知道，要解決電源完整性問題，首先對于高速器件來說，我們通過加去耦電容來去掉它的高頻噪聲分量，這樣就減少信號的瞬變時間;對于回路中所存在的電感來說，我們則要從電源的分層設計來考慮。

　　三、去耦電容的應用

　　在高速PCB設計中，去耦電容起著重要的作用，它的放置位置也很重要。這是因為在電源向負載短時間供電中，電容中的存儲電荷可防止電壓下降，如電容放置位置不恰當可使線阻抗過大，影響供電。同時電容在器件的高速切換時可濾除高頻噪聲。我們在高速PCB設計中，一般在電源的輸出端和芯片的電源輸入端各加一個去耦電容，其中靠近電源端的電容值一般較大（如10μF），這是因為PCB中我們一般用的是直流電源，為了濾除電源噪聲電容的諧振頻率可以相對較低;同時大電容可以確保電源輸出的穩定性。對于芯片接電源的引腳處所加的去耦電容來說，其電容值一般較?。ㄈ?.1μF），這是因為在高速芯片中，噪聲頻率一般都比較高，這就要求所加去耦電容的諧振頻率要高，即去耦電容的容值要小。

　　對于去耦電容的放置，我們知道，如果位置不當的話會增大線路阻抗，降低其諧振頻率同時影響供電。對于去耦電容和芯片或電源中的電感，我們可以通過公式：求出，在公式中，l：電容與芯片間的線長;r：線半徑;d：電源線與地之間的距離;

　　由此我們知道，要減少電感L，則必須減少l和d，即減少去耦電容和芯片所形成的環路面積，也就是要求電容與芯片盡可能靠近芯片器件。

　　四、電源回路的設計

　　要保證電源完整性，我們知道，良好的電源分配網絡是必不可少的。首先對電源線和地線的設計，我們要保證線寬加粗（如寬為40mil，而普通信號線為10mil），這樣才能盡可能地減少其阻抗值。隨著芯片的速度越來越高，根據5/5規則，我們越來越多地使用多層板，通過專用的電源層進行供電和專用的地層構成回路，這樣就減少了線路的電感。

　　圖4中所示的是一個四層板的信號回路圖，高頻信號將從地層返回，在地層理想的情況下（沒有分隔和過多的過孔），高頻信號線將在地層上形成射頻的鏡像回路，返回電流將主要從高頻信號在地層上的鏡像路徑返回，而在PCB中，信號線與地層之間的距離非常?。ù蠹s是0.3mm），這樣就形成了小環路，不僅可以減少電源完整性的問題，也能夠減少環路的射頻輻射，避免引起其它的電磁兼容性問題。但在當今高集成度的PCB設計中，由于芯片集成度過高，過孔過密，多電源供電及數字器件及模擬器件共存所引起的電源層和地層的分隔等因素，要保證電源回路的暢通無阻則是很難的。

　　如在圖4中所示，在數字器件和模擬器件共存的高速PCB中，為了防止數字器件所帶來的高頻噪聲對模擬器件造成影響，我們把數字地和模擬地進行了分隔，分立的數字地和模擬地用0歐電阻通過一點接地最后與電源地相連形成回路。這樣就把數模兩部分噪聲進行了隔離，但同時也引進了問題，由于地層的分隔破壞了地層的連續性，阻礙了信號的小環路回路，這就使信號回路阻抗增大，增加了出現電源完整性問題的可能，同時大回路的返回路徑也增大了回路的射頻輻射和板間的電磁兼容性。為了避免以上的問題，在數字器件和模擬器件混合布局中我們提倡采用統一地，就是將數字器件和模擬器件分區布局，而地則不進行分隔。合理地對數模器件進行布局，通過基爾霍夫定律我們知，高頻下電路地返回路徑將沿著最小阻抗，即最小的環路面積返回，數字器件和模擬器件的返回路徑也將分別在數字器件和模擬器件所對應的鏡像路徑返回，它們之間不會引起干擾。

　　對于高集成度的PCB設計中，由于信號線的走線可能比較復雜，形成的回路面積可能比較大。如圖5，在四層板中，某信號源的信線在頂層經過地層和電源層后從地層傳輸，最后返回。在這個傳輸路徑中，高頻信號線所形成的信號回路非常大。為了解決這個問題，我們在靠近信號線的附近，在電源層和地層之間加了一個電容。這樣，對于高頻信號來說，頂層的信號線在地層上將會產生一個鏡像回路，而地層的信號線將在電源層上產生一條鏡像回路，這兩條鏡像回路將與電源層和地層之間的電容構成回路，這樣我們就盡可能地利用電源層和地層作為回路，減少了返回環路面積，從而減少了產生電源完整性及板間電磁兼容問題地可能性。

　　五、結束語

　　現今高速數字電路的設計趨向于復雜，多電源的應用、電源電平的降低、芯片的高反應速度和高敏感度以及PCB的高集成度所帶來的設計影響，板內的電源完整性問題也越來越嚴重且受到廣泛的重視。因此本文通過對電源完整性問題的分析提出了其產生因素，并就電源完整性提出了一些設計方法，這對于優化PCB的EMC設計具有一定的價值。