隨著合成孔徑雷達（SAR）對分辨率的要求不斷提高，其中頻采樣后回波信號的數據量與信號處理后的二維雷達圖像的數據量大大增加。為了便于后續分析與處理，通常會將這些海量回波數據以及雷達圖像數據進行無失真數據存儲。這對數據存儲系統的設計提出了兩個方面的要求：(1)接口簡單且有較高的數據存儲速率；(2)由于所需存儲數據數量巨大，要求存儲系統有足夠的容量。
    傳統的SDRAM存儲方案隨著存儲器容量的增加，其復雜性和實現成本也迅速提高，且在系統掉電后所存儲數據會丟失，不適合數據的回放分析及處理的應用場合[1]。而采用基于Flash的存儲方案，存儲容量大(單片容量可以達到32 GB)，不但數據存儲的效率較高(單片讀寫速度可以達到160 Mb/s),而且其接口通用、設計簡單，方便頻繁讀寫操作，因此是大容量雷達數據實時存儲的優選方案。
1 系統設計
1.1系統設計指標
    本系統是SAR雷達信號處理系統中的子系統，主要實現對中頻采樣數據和合成孔徑雷達匹配景象數據進行存儲與回放。根據應用需求分析，設計的系統應具有數據存儲和數據回傳(上傳至PC機)兩項基本功能，其中以數據存儲為核心功能。在數據存儲過程中，最關鍵的兩個指標分別是數據存儲速率和數據存儲量。這兩項指標直接影響系統設計的優劣。根據表1列出的SAR工作典型參數，就上述兩個指標進行分析。
    (1) 存儲速率分析
    由表1可知，經過信號處理后的一幀圖像為4 096×4 096像素。極限情況下,每秒鐘信號處理模塊會送出3.5幀匹配景象數據,則圖像存儲的速率必須大于448 Mb/s。存儲中頻采樣數據時，根據上述采樣率以及A/D的采樣位寬，可估算每秒采集到的正交兩路中頻雷達信號數據量為350 MB，即中頻采樣數據的存儲速率要求高于2.8 Gb/s。

    (2) 存儲量分析
　 由于系統采用非易失存儲介質，存儲量與系統開機運行時間相關。根據分析,設定存儲系統工作在最長時間5 min時,可估算規定時間內系統需要存儲102.6 GB的中頻采樣數據和16.5 GB的圖像數據。這就要求設計系統板載總數據存儲容量大于118.1 GB。
1.2 系統結構
　 為了滿足設計技術指標要求，對構成系統的主要器件選擇如下： (1)存儲系統主控器選取Altera 公司型號為EP2S90F780 的FPGA芯片。(2)存儲芯片選取三星公司型號為K9LBG08U0M的NAND Flash。(3)選取Cypress Semiconductor公司的EZ-USB FX2作為數據回傳USB2.0的微處理控制器。(4)選用美光公司型號為ML48LC8M16的SDRAM作為數據緩存芯片。系統硬件結構框圖如圖1所示。

2 硬件設計
2.1 SDRAM接口設計
    SDRAM與FPGA的連接示意圖如圖2所示。左邊是SDRAM芯片ML48LC8M16的引腳，右邊是FPGA中SDRAM數據接口模塊對應的信號。系統中運用了兩片ML48LC8M16，圖2是一片SDARM的接口，另一片接口與之相同。兩片SDRAM乒乓緩存高速數據，可以增加系統存儲的穩定性和可靠性。

2.2 NAND Flash存儲模塊設計
    系統數據存儲基本單元由型號為K9LBG08U0M的NAND Flash芯片組成，K9LBG08U0M是一款低功耗、高效率的NAND Flash存儲芯片。其內部采用典型“塊-頁”組織結構方式，片內總共分為8 192塊,每塊包括128頁，每頁可存儲4 KB，總存儲空間達到4 GB[2]。其典型編程和擦除時間分別為0.8 ms、1.5 ms，存儲速度較快，存儲容量適中，適合SAR海量數據存儲的應用場合。系統以FPGA為主控制器，并行控制4個NAND Flash存儲器工作組，其接口電路原理圖如圖3所示。每個存儲器組分別由8片K9LBG08U0M芯片組成。每組中又以4片為一個最小存儲單位。每個最小存儲單位中，將地址鎖存信號ALE、命令鎖存信號CLE等控制信號線通過并接的方式連接到一起，各片數據地址復用線IO0~IO7獨立連接至FPGA的通用I/O中。

    這樣將數據通道可擴展至32 bit，有效地拓寬了數據存儲帶寬，提高了數據吞吐量。同時，因采用了32片NAND Flash芯片，板載存儲容量達到了128 GB。
2.3 回傳模塊設計
    數據回傳通道通過EZ USB 68013與PC連接,集成了USB2.0收發器、串行接口引擎(SIE)、增強型8051微控制器和可編程的外圍接口。設計中采用USB 68013的GPIF接口，并運用8 bit的傳輸方式。EZ-USB FX2可配置成Ports、GPIF Master(主)和Slave FIFO（從）三種不同的接口模式，在設計中使用Slave FIFO模式[3]。在該模式下，外部邏輯直接連接到FX2的端點FIFO，GPIF并沒有被激活。因為外部邏輯可以直接控制FIFO，所以FIFO的基本控制信號（標志、片選、使能）由EZ-USB FX2的引腳引出，外部控制可以是同步或異步。圖4為在Slave模式下USB芯片外圍電路以及與FPGA連接的原理圖。

3 存儲系統軟件設計
3.1控制器軟件模塊
     數據傳輸與存儲控制電路的開發工作主要集中在FPGA上。根據上述分析與介紹，結合NAND Flash以及USB 68013芯片的操作特點，考慮控制器的通用性與系統的可擴展性，存儲系統軟件設計如圖5所示。其中包括USB操作命令解析模塊、寫時序發生模塊、壞塊管理" title="壞塊管理" target="_blank">壞塊管理模塊、數據上傳控制模塊、塊擦除時序發生器模塊、讀時序發生器模塊等。
    圖5中，虛線框標定的軟件模塊均運用硬件描述語言編寫，在Quarters II編譯環境下編譯、綜合并得到了實現。

3.2 系統工作流程
    系統工作流程如下：上電后，由壞塊管理程序掃描所有存儲塊，同時記錄壞塊地址值，并存入FPGA內建立的RAM壞塊表中；然后系統等待接收并解析USB控制命令；若控制命令為數據存儲，首先進行寫數據目標塊擦除操作，然后在壞塊管理程序監管下，由寫時序發生模塊存儲SDRAM接口準備好的數據，數據存儲完畢后系統進入待命狀態。若控制命令為數據讀取，首先從USB控制命令中解析出目標數據地址，之后由讀取時序發生模塊將數據讀入USB芯片的FIFO中；最后系統根據FIFO標志位將數據上傳至PC機。整個存儲系統工作的流程圖如圖6所示。

3.3存儲速度優化
    從存儲芯片的存儲機制出發，優化控制器軟件結構可以達到提高系統存儲速度的目的[4]。單片NAND Flash將數據寫入的過程是：通過數據總線向存儲芯片發送寫數據命令80 h，緊接著寫目的頁地址，然后寫4 096 B數據（計算數據寫入所需要時間為Tdata-in），最后輸入結束命令10 h[2]。這一系列操作完成后Flash進入忙碌狀態，同時將4 KB數據從數據緩存區搬移到內核，計算搬移所需要的時間為Tprog。則4 KB數據寫入的總時間如下：
 
由此可得到單片寫入速度為96 Mb/s。系統硬件結構設計時將4片存儲器作為最小單元級聯，采用該方式數據寫入速度可以提高到384 Mb/s。為進一步提高速度，可將數據搬移時間Tprog充分利用起來?？刂破鬈浖軐崿F對兩個不同的單元進行乒乓操作，即在一個存儲單元進入忙狀態時，另一個存儲單元開始寫。這樣交替操作，寫入速度可達到768 Mb/s。控制器同時驅動4個存儲器組并行工作，則其數據存儲速度可進一步提升到3 072 Mb/s(即3 Gb/s)。
3.4  NAND Flash壞塊管理
    由于NAND Flash 在出廠和使用過程中都會出現壞塊 (無法或錯誤地存儲數據)，這將對所存儲數據的準確性造成影響。為了準確無失真地存儲數據，必須對NAND Flash中隨機出現的壞塊進行有效的處理。本設計采用一種自適應(可變長度)狀態機方法，簡單有效地實現了壞塊的管理。系統上電運行時，將由主控制器掃描得到的所有壞塊地址值存入FPGA內建立的RAM表中[5]。
    采取這樣的方式，可使片上RAM資源消耗降低[6]。在進行數據寫操作時（地址線性增加），判斷壞塊地址與當前寫地址之間的距離，通過內部計數器操作可避開壞塊。壞塊管理狀態轉換圖如圖7所示。

    壞塊管理狀態機包括3個狀態：Idle(空狀態)、Get_timer(取壞塊距離狀態)、Addr_change(塊地址改變狀態)。其操作流程如下：(1)系統復位時狀態機進入Idle狀態，等待不執行任何操作。(2)當頁地址標志位不為0時（寫操作開始），狀態機進入Get_timer狀態，此狀態下取下一個壞塊到當前塊的距離，并賦給定時器timer，若timer為“0”繼續停留在該狀態，同時連續壞塊地址自加；若timer不為“0”，則狀態跳轉到Addr_change。(3)在Addr_change狀態下，等待一個Block中所有頁寫完后，判斷timer是否為非“0”，若是塊地址自加，同時timer自減；反之輸出塊地址為原地址加上連續壞塊寄存器的值。
    該方法實現的壞塊管理程序，能有效避開隨機出現的壞塊，降低片上資源消耗，提高了工作效率，確保了雷達數據存儲的完整性與準確性。
4 系統實驗結果
    通過軟硬件協同設計，最終實現了整個存儲控制系統，包括板載32片Flash芯片（正面16片，背面16片）、主控FPGA芯片、USB控制芯片、SDRAM芯片、配置芯片等。
    將同一幀灰度圖像數據分別存儲在經過壞塊管理的存儲器組1和未經過壞塊管理的存儲器組2中,然后通過讀時序操作分別讀取數據，在PC機上整合成一幀完整的圖像并做對比，其結果如圖8所示?？梢娢唇泬膲K管理存儲的圖像數據出現失真，壞塊區域輸出成片“0”值，圖像出現帶狀白色噪聲點，這些干擾噪聲會嚴重影響后續信號處理結果。

    經過壞塊管理后讀出的數據形成如圖8(b)的圖像可以發現，完全不存在圖8(a)所示現象，圖像中只有包含有真實目標的匹配成像信息。說明經過壞塊處理后數據被完整準確地存儲起來，不會對后續的信號處理造成影響。
    本文介紹的系統作為子模塊已在SAR成像系統中成功應用。實踐證明,本存儲回放系統能夠高效、穩定、可靠地工作，而且數據存儲無失真。在后續工作中，可在Flash控制邏輯上采用雙線程操作（Two Plane）方式，能將數據寫入速度提高約1.6倍；也可驗證控制器的通用性，在存儲板上搭載單片容量更大的存儲芯片，簡單修改配置參數就可將目前板載總容量為128 GB的存儲系統將其容量擴至4 TB，使其適應未來大容量存儲設備的發展趨勢。
參考文獻
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[3] 李鵬勃，張洪平.基于USB2.0的高數數據采集系統[J].電子技術應用，2009,35(10):109-111.
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[5] 夏宇聞.Verilog數字系統設計教程[M].北京：北京航空航天大學，2003.
[6] 張勝勇，高世杰.基于FPGA的NAND Flash壞塊處理方法[J].計算機工程,2010(6):239-240.