2011年6月8日，中國——SuVolta今天宣布推出 PowerShrink™低功耗平臺。該平臺可以有效降低CMOS集成電路2倍以上的功耗，同時保持性能并提高良率。SuVolta和富士通半導體有限公司(Fujitsu Semiconductor Limited)今天還共同宣布，富士通已獲得授權使用SuVolta創新型PowerShrink™低功耗技術。
    該PowerShrink低功耗平臺由SuVolta的Deeply Depleted Channel™ (DDC) CMOS晶體管技術以及充分利用DDC晶體管性能的DDC優化電路和設計工藝組成。該平臺可以使電源電壓降低30%以上，可降低動態功耗一半以上，同時保持性能表現，并可減少80%以上的泄漏功耗。這些優勢廣泛適用的集成電路產品包括處理器，靜態隨機存取存儲器(SRAM)，以及對今天的移動產品起到關鍵作用的SoC等。
    賽普拉斯半導體公司(Cypress Semiconductor)創始人、總裁、首席執行官及總監T.J. Rodgers博士表示：“在當今世界，移動應用日益占據主導地位，功耗和成本是半導體工藝技術向更小化發展的主要限制因素。 SuVolta已研制出一種創新的方式可以顯著降低CMOS晶體管有源和泄漏功率。通過緊縮閾值電壓的變異，同時保持在較低的電源電壓工作的性能，SuVolta的平臺可延伸平面CMOS工藝和產品的使用壽命，并避免使用其他昂貴、復雜技術的支持，比如EUV光刻技術，FD-SOI以及FinFET元件等。此外，該技術可以使公司能夠保持和擴大原本多年來累積開發出的IP模塊。”
    SuVolta已經展示了0.5伏以下的大型SRAM塊的運行，從而證實了DDC的晶體管能在VDD降低遠超過30%的條件下維持電路功能。這一低于0.5伏的工作電壓是已報告的65納米CMOS技術中最低的之一，并顯著低于使用傳統CMOS技術的典型SRAM的最低工作電壓(VDD-min)0.8伏。
SuVolta 的Deeply Depleted Channel (DDC)晶體管技術
    控制能耗對于為集成電路產品添加功能，以及半導體工藝技術更小化起到重要的促進作用。SuVolta的Deeply Depleted Channel晶體管采用一種特殊的通道結構，與傳統的晶體管技術相比，對于低功耗運行具有明顯的益處。通過減少50%的閾值電壓(VT)變異，DDC晶體管可以實現30%或更多的電源電壓降低，同時保持相同的系統時鐘速度并減少整體泄漏。通過增加通道的載流子遷移率，DDC晶體管可以增加驅動電流(Ieff)10%以上。此外，DDC的晶體管能夠大幅增加基底系數，從而通過基底偏壓(body biasing)來實現更加有效的閾值電壓管理。
    “直到現在，有關半導體工藝技術的創新還主要集中在提高性能，但半導體行業今天面臨的最大的問題不再是性能而是功耗。 SuVolta正致力于通過顯著減少晶體管閾值電壓變化以實現電源電壓降低來解決能耗問題”，SuVotla公司首席技術官Scott Thompson博士表示，“SuVolta的DDC亞微米技術通過限制隨機及其他來源的摻雜擾動，解決了閾值電壓控制，同時提高載流子遷移率并降低器件電容，以確保在低功耗下維持電路的速度。”
便于采用 – 與現有的制造及設計流程相兼容
    SuVolta PowerShrink低功耗平臺與當前的制造和設計基礎設施相兼容。 SuVolta的DDC晶體管利用現有的CMOS設計規則和工藝流程，并能在現有的工廠進行生產，因為它并不需要新設備或新材料。SuVolta的PowerShrink平臺還支持傳統的設計工具和設計流程。
    SuVolta的電路和設計工藝利用DDC晶體管的獨特性能優勢，進一步降低功耗，比傳統的晶體管更能有效管理VT 。調整基底偏壓可用來糾正系統制造的差異，進而進一步降低VT的變化并提高測試良率。動態基底偏壓可以用來降低溫度和老化的影響，并確保在低功耗運行中實現更加有效的電源模式。
    “功耗已成為限制各種移動設備功能的主要因素，包括智能手機、平板電腦和筆記本電腦等”，SuVolta公司總裁兼首席執行官Bruce McWilliams 博士表示，“降低半導體的功耗對開發各類產品和應用具有很多益處，SuVolta很高興能為業界提供這樣一個技術平臺，促進持續發展平面CMOS技術的可能性。”