1 基于SOPC軟硬件協同設計方法

　　SOPC設計技術實際上涵蓋了嵌入式系統設計技術的全部內容，除了以處理器和實時多任務操作系統RTOS為中心的軟件設計、以PCB和信號完整性分析為基礎的高速電路設計技術以外，SOPC還涉及目前已經引起普遍關注的軟硬件協同技術。

　　1．1 軟硬件協同設計模型

　　目前的軟硬件協同設計是指軟硬件的設計同時進行，在系統的初期階段兩者就緊密相連。軟硬件協同設計不僅是一種設計技術，同時也是一種新的設計方法和思想，它的核心問題是溝通軟件設計和硬件設計，避免系統中關系密切的兩部分設計過早獨立。同傳統設計方法相比，軟硬件協同設計提高了設計抽象的層次，并拓展了設計的覆蓋范圍。采用軟硬件協同設計技術可以使嵌入式系統設計更好和更快。

　　軟硬件協同設計在其研究和生產實踐過程中，提出了很多的設計模型。這些模型都是把系統功能轉換成組織結構，將抽象的功能描述模型轉換成組織結構模型。由于針對一個系統可以建立多種模型，因此應根據系統的仿真和先前的經驗來選擇模型。

　　軟硬件協同設計流程從目標系統構思開始。對一個給定的目標系統，經過構思，完成該系統的規范描述，然后是模塊的行為描述、對模塊的有效性檢查、軟硬件劃分、性能評估、硬件綜合、軟件編譯、軟硬件集成、軟硬件協同仿真與驗證等各個階段。其中軟硬件劃分后產生硬件部分、軟件部分和軟硬件接口3個部分。硬件部分遵循軟件描述、軟件生成和參數化的步驟，生成軟件模塊，最后把生成的軟硬件模塊和軟硬件接口集成，并進行軟硬件協同仿真，以進行系統評估和設計驗證。圖1給出了一個軟硬件協同設計流程。

　　圖中對軟硬件設計流程中每個子過程進行了簡單的描述。確定說明文檔之后，先建立高級算法模型，然后再考慮軟硬件的劃分，這樣可以更好地分析算法的實現方法，比如是用硬件實現還是用軟件實現等。

　　1．2 軟硬件任務劃分和軟硬件接口

　　系統模型是對系統初步的粗粒度劃分。依據這個粗粒度的劃分，有助于第一次軟硬件任務分配。在進行軟硬件劃分時，需要將系統需求根據設計目標和設計約束，分解出硬件的功能需求和非功能需求，以及軟件的功能需求和非功能需求，并進一步細化硬件需求及軟件需求。

　　進行軟硬件劃分是協同設計的重心，劃分的合理與否，將直接影響到后續的設計與開發。設計者要從系統的角度，將軟硬件完成的功能作均衡，以想要達到的目標為設計標準。在系統的復雜度一定時，使軟硬件結合，達到更高的性能。軟硬件劃分好以后，軟件和硬件的設計一直是保持并行的，在設計過程中兩者交織在一起，互相支持，互相提供開發的平臺。

　　軟硬件的劃分不是簡單地將功能分解，在進行軟硬件任務分配時已經在進行系統的架構設計。其中，非常重要的部分是軟硬件的接口設計。嵌入式系統的軟硬件接口，從基本的寄存器到高級的系統接口都非常重要。在軟硬件任務分配時，主要考慮系統的軟件與硬件之間的接口，以及那些影響最終軟硬件集成、調試的軟硬件接口。

　　2 系統硬件設計

　　整個系統的設計可以分為兩個部分：第一部分是硬件平臺的設計，即可用以運行整個系統的硬件部分，包含了主芯片、外設芯片以及它們之間的互聯；第二部分是根據系統設計需求來定制硬件系統，即設計處理器軟核和相關外設的控制邏輯，完成系統的定制。第一部分的工作是后面工作的基礎。

　　本設計中的SOPC開發平臺系統結構如圖2所示，開發板的PCB版圖設計利用Altium Designer工具完成。軟硬件接口設計的主要任務是基于基本指令集完成驅動程序的編寫工作。驅動程序是硬件組件與軟件組件之間的橋梁。軟硬件接口的另一個重要工作是進行硬件初始化。初始化代碼是處理器從復位狀態進入操作系統能夠運行的狀態，也就是在把控制權交給操作系統或應用程序之前硬件和底層軟件(驅動)必須做的一些工作。

　　下面詳細說明平臺中重要的電源電路、Flash接口電路、SDRAM接口電路設計，其他部分電路可參考相應資料。

　　2．1 FPGA EP1C6Q

　　目前大部分Altera公司的FPGA均支持NiosIICPU，而Cyclone系列器件是當前世界上成本最低的FPGA芯片之一，因此本設計中的核心芯片采用Cyclone EP1C6，具有9800個邏輯單元，92Kb的RAM資源，提供兩個全功能的鎖相環(PLL)。I／O接口185個，還支持LVDS、DDR等傳輸接口。它的配置使用最新型的AS配置方式，配置芯片是EPCS4(Flash結構，4Mb)。

　　2．2 電源電路設計

　　本設計采用了可調三端穩壓器LM1117T-ADJ，可以將電壓進行線性轉換，電流為800 mA，3引腳的T0200封裝。Cyclone系列FPGA上電的最大電流為300mA，該芯片可以滿足要求。LM1117需要在輸出與地之間接入電容以維持內部電路的穩定，輸入與地之間也需要接入電容對輸入信號進行濾波。具體的連接如圖3所示。

　　2．3 Flash接口電路設計

　　Flash即閃速存儲器，是一種在系統可電擦寫的存儲器。作為一種非易失性存儲器，Flash主要有兩個功能，一部分用來存儲數據，另一部分存儲專用程序。

　　由于不同廠家的Flash的擦寫時序往往不同，Niosll只支持部分常用的Flash，對于不支持的Flash類型，需要NiosII系統設計人員自己完成相關Flash擦寫子程序的編寫。本平臺采用的AM29LV065 Flash存儲器。采用48腳TSOP封裝，8位數據寬度，工作電壓為2．7～3．6V，讀寫操作都較一般Flash省電，僅需要單3 V電壓即可完成在系統編程與擦除操作。

　　Flash選用的是22×8，即地址總線為22位，數據總線為8位，其連接關系如圖4所示。

　　2．4 SDRAM接口電路設計

　　與Flash存儲器不同，SDRAM不具有掉電保護數據的特性，但其操作都是由時鐘作為同步?？梢詫⑵淅斫鉃橐粋€電容，總是傾向于放電，為避免數據丟失，必須定時刷新(充電)。因此，要在系統中使用SDRAM，就要求微處理器具有刷新控制邏輯，或在系統中加入刷新控制邏輯電路。

　　在NiosII系統中，SDRAM主要用于存放運行程序和數據，并且其運行速度比Flash快很多。所以在SOPC系統中，當系統啟動后，NiosII CPU首先從復位地址0x0處讀取啟動代碼，在完成系統的初始化后，程序代碼一般應調入SDRAM中運行，以提高系統的運行速度。平臺使用的是hynix57V641620HGT，其存儲容量為4Bank×1M×16位(64 Mb)。SDRAM與總線的連接關系如圖5所示，其刷新頻率是靠FPGA內的PLL經過相移來提供。

　　3 SOPC系統結構

　　SOPC Builder是一個能夠生成復雜硬件系統的工具，將軟硬件的設計結合起來，提供給客戶一個很好的開發環境。利用SOPC Builder可以將Nios CPU和其他應用模塊嵌入到FPGA內部，實現一個可重構的嵌入式系統，其中Nios CPU是整個系統的核心。圖6是典型Nios系統的框圖，其中片內邏輯是指實現在FPGA內部的電路設計，系統模塊指的是由SOPC Builder自動生成的設計。SOPC Builder會根據用戶選擇的IP生成相應的HDL描述文件(系統模塊文件)，這些文件與用戶邏輯區域內的設計描述文件一起由QuartusII軟件綜合，然后下載到FPGA內，這樣就構成了系統的硬件基礎。

　　如圖7所示，采用NiosII單處理器，多個特定功能專用IP核的系統體系結構，軟件部分由處理器進行，而硬件部分功能由下載到FPGA上的IP核實現。硬件之間的通信以及與處理器的通信由Altera公司定義的Avalon片內總線實現，而硬件和軟件之間的通信則是通過由IDE根據硬件系統生成的硬件抽象層HAL來實現的。

　　4 總結

　　嵌入式技術發展之迅速，嵌入式市場前景之廣闊，使嵌入式教學和研發成為當今熱點。近年來FPGA技術的飛速發展，各大FPGA廠商也相繼推出針對SOPC開發的各種功能強大的開發套件，這使得FPGA在嵌入式系統設計中相對于傳統的ASIC器件具有設計靈活、功能強大、一次性投入低、設計周期短等優勢，在嵌入式系統設計中得到越來越廣泛的應用。無論是嵌入式教學實驗還是企業產品研發，嵌入式系統實驗開發平臺都具有很高的使用價值，其開發具有現實意義和社會經濟價值。