數字圖象處理技術在電子通信與信息處理領域得到了廣泛的應用，設計一種功能靈活、使用方便、便于嵌入到系統中的視頻信號采集電路具有重要的實用意義。
在研究基于DSP的視頻監控系統時，考慮到高速實時處理及實用化兩方面的具體要求，需要開發一種具有高速、高集成度等特點的視頻圖象信號采集系統，為此系統采用專用視頻解碼芯片和復雜可編程邏輯器件(CPLD)構成前端圖象采集部分。設計上采用專用視頻解碼芯片，以CPLD器件作為控制單元和外圍接口，以FIFO為緩存結構，能夠有效地實現視頻信號的采集與讀取的高速并行，具有整體電路簡單、可靠性高、集成度高、接口方便等優點，無需更改硬件電路，就可以應用于各種視頻信號處理系統中。使得原來非常復雜的電路設計得到了極大的簡化，并且使原來純硬件的設計，變成軟件和硬件的混合設計，使整個系統的設計增加柔韌性。
1 系統硬件平臺結構
系統平臺硬件結構如圖1所示。整個系統分為兩部分，分別是圖象采集系統和基于DSP主系統。前者是一個基于SAA7110A/SAA7110視頻解碼芯片，由復雜可編程邏輯芯片CPLD實現精確采樣的高速視頻采集系統；后者是通用數字信號處理系統，它主要包括：64K WORD程序存儲器、64K WORD數據存儲器、DSP、時鐘產生電路、串行接口及相應的電平轉換電路等。
系統的工作流程是，首先由圖象采集系統按QCIF格式精確采集指定區域的視頻圖象數據，暫存于幀存儲器FIFO中；由DSP將暫存于FIFO中的數據讀入DSP的數據存儲器中，與原先的幾幀圖象數據一起進行基于H.263的視頻數據壓縮；然后由DSP將壓縮后的視頻數據平滑地從串行接口輸出，由普通MODEM或ADSL MODEM傳送到遠端的監控中心，監控中心的PC機收到數據后進行相應的解碼，并將還原后的視頻圖象進行顯示或進行基于WEB的廣播。
2 視頻信號采集系統
2.1 視頻信號采集系統的基本特性
一般的視頻信號采集系統一般由視頻信號經箝位放大、同步信號分離、亮度/色度信號分離和A/D變換等部分組成，采樣數據按照一定的時序和總線要求，輸出到數據總線上，從而完成視頻信號的解碼，圖中的存儲器作為幀采樣緩沖存儲器，可以適應不同總線、輸出格式和時序要求的總線接口。
視頻信號采集系統是高速數據采集系統的一個特例。過去的視頻信號采集系統采用小規模數字和模擬器件，來實現高速運算放大、同步信號分離、亮度/色度信號分離、高速A/D變換、鎖相環、時序邏輯控制等電路的功能。但由于系統的采樣頻率和工作時鐘高達數十兆赫茲，且器件集成度低，布線復雜，級間和器件間耦合干擾大，因此開發和調試都十分困難；另一方面，為達到精確采樣的目的，采樣時鐘需要和輸人的視頻信號構成同步關系，因而，利用分離出來的同步信號和系統采樣時鐘進行鎖相，產生精確同步的采樣時鐘，成為設計和調試過程中的另一個難點。同時，通過實現亮度、色度、對比度、視頻前級放大增益的可編程控制，達到視頻信號采集的智能化，又是以往系統難以完成的。關于這一點，在系統初期開發過程中已有深切體會[1]。
基于以上考慮，本系統采用了SAA7110A作為視頻監控系統的輸入前端視頻采樣處理器。
2.2 視頻圖象采集系統設計
SAA7110/SAA7110A是高集成度、功能完善的大規模視頻解碼集成電路[2]。它采用PLCC68封裝，內部集成了視頻信號采樣所需的2個8bit模/數轉換器，時鐘產生電路和亮度、對比度、飽和度控制等外圍電路，用它來替代原來的分立電路，極大地減小系統設計的工作量，并通過內置的大量功能電路和控制寄存器來實現功能的靈活配置。SAA7110/SAA7110A可應用的范圍包括桌面視頻、多媒體、數字電視機、圖象處理、可視電話、視頻圖象采集系統等領域。
SAA7110/SAA7110A的控制總線接口為I2C總線。SAA7110/SAA7110A作為I2C總線的從器件，根據SA管腳的電平，器件的讀寫地址可以分別設置為9CH/9DH(W/R，SA=0)或9DH／9FH(W/R，SA=1)。其內部共計47個寄存器，分別控制解碼器(00H～19H)和視頻接口(20H～34H)。通過I2C總線讀、寫片內的上述寄存器，可以完成輸入通道選擇、電平箝位和增益控制、亮度、色度和飽和度控制等功能。
但是，有一個問題必須解決，那就是DSP芯片沒有內置I2C總線接口，為此，本系統提出并采用了對DSP芯片的兩個可編程I/O引腳進行軟件仿真來實現I2C總線控制的方法。由于受C2000程序存儲空間最大僅有64KB的限制，為了減小I2C總線控制仿真軟件的規模，仿真軟件全部用匯編語言完成，因而給本系統的設計帶來了相當的難度和工作量。
3 系統實驗與仿真
在實時系統的設計中，同步與精確采樣是兩個至關重要的問題，它們直接關系到系統設計的成敗。
由于SAA7110A輸出的兩個時鐘信號LCC和LCC2與采樣時鐘和數據輸出時鐘同步，因而可以作為采樣數據接口控制子系統中數據存儲控制的時鐘和完成各種功能的同步時鐘，系統不需要再生成或采用另外的時鐘信號，從而避免了外部時鐘、采樣時鐘和視頻信號相互間的同步和鎖相問題，既保證了整個系統的同步，又極大地降低了系統設計的復雜度。由SAA7110A輸出的行有效信號HREF、行同步信號HS、場同步信號VS、奇偶場信號ODD，以及系統采樣時鐘LCC和二分之一分頻時鐘LCC2等經過處理，可以獲得當前采樣位置信息，并與產生幀存儲器地址、片選和寫控制信號一起實現采樣的時間、空間位置和精度的要求。
根據DSP芯片的讀時序(如圖2所示)、寫時序、SAA7110A芯片HREF信號時序、Vertical信號時序(如圖3所示)和Horizontal信號時序的要求，按照采集QCIF(176×144)格式圖象的需要，設計了CPLD精確采樣的時序邏輯(如圖4所示)。
(b)
圖4 CPLD時序仿真圖
(a) CPLD精確采樣的時序邏輯；(b) 對上圖(b)進行32倍放大
從圖4得到的CPLD后時序仿真結果來看，完全達到了預定的精確采樣要求。真正地實現了具有正確比例關系的精確采樣，效果良好。
4 結論
在基于DSP的視頻圖象采集系統設計中，采用視頻專用解碼A/D芯片和復雜可編程邏輯器件CPLD進行控制和接口部分設計能夠有效地實現視頻信號的采集與讀取的高速并行，具有整體電路簡單、可靠性高、集成度高、接口方便等優點，無需更改硬件電路，就可以應用于各種視頻信號處理系統中。使得原來非常復雜的電路設計得到了簡化，使整個系統的設計增加柔韌性。