在現代電子技術應用領域，A／D轉換器是模擬信號轉換數字信號的中介，數據采集系統中，一般由單片機或其他微控制器對高精度A／D轉換器進行控制，通常采用軟件模擬A／D轉換器時序的方法，增加了CPU的負擔，降低了CPU的工作效率，現場可編程門陣列FPGA" title="FPGA">FPGA(Field Programmable GateArray)的高集成度和高速特性，使之相對于單片機和微控制器更適合用于高速A／D器件的采樣控制。另外，在電磁干擾較大的環境中，單片機會出現程序跑飛的問題，在利用看門狗復位的過程中，對采集的數據流而言，會存在數據的丟失問題。相對的，觸發沿或電平控制的FPGA，通過設計可靠的驅動，系統采集數據更為可靠。
    本文是以一個3通道低頻小型數據記錄儀" title="數據記錄儀">數據記錄儀為研究背景，設計了以Actel公司FPGA為控制器的系統，對串行輸出A／D轉換器ADS8341進行控制，提高了系統集成度和穩定性。

1 ADS8341功能介紹
    ADS8341是Burr Brown公司推出的一款低功耗，高性能的4通道，16位A／D轉換器，其串行接口降低了系統開發的成本，SSOP-16的小體積封裝適合微型設備使用。
1．1 ADS8341的功能
    CH0～CH3：4個通道為模擬輸入端，可以設置為單通道輸入方式，也可以構成CH0-CH1，CH2-CH3，兩組差分輸入。
    ：引腳低電平有效，A／D轉換器進入低功耗模式。
    Vref：參考電壓輸入端。
    DCLK：系統的外部時鐘輸入端，最高輸入為2．4 MHz，此時芯片A／D轉換速度達到最大值，為100 ksa／s。
    ：A／D轉換器的片選端，低電平有效，高電平時其他引腳呈高阻態。
    DIN：串行數據輸入端，片選信號有效時，在DCLK的上升沿，串行數據按位輸入A／D。
    DOUT：串行數據輸出端，片選信號有效時，在DCLK的下降沿，將A／D轉換后的數字信號按位輸出。
    BUSY：片選有效時，A／D轉換器輸出一個時鐘周期高電平信號。
    Vcc和GND引腳分別為電源和數字接地端。
1．2 ADS8341的控制宇及轉換時序
    ADS8341的控制字如表1所示：

    ADS8341的控制字為8位，S為起始標志位，A2，A1，A0控制通道選擇，可以提供單通道或差分輸入方式不同通道選擇。*****高電平為單通道輸入方式，PD1，PD0為電源控制模式位，若為“11”，電源始終處于開啟模式。
    ADS8341轉換的基本時序如圖1所示。

    由圖1可以看出，ADS8341完成一次轉換需要24個DCLK時鐘，其中在前8個時鐘的上升沿，DIN控制字輸入，控制字輸入完成后，在DCLK的上升沿時刻，BUSY信號輸出一個高電平，在這個時鐘的下降沿，轉換數據按位輸出。經過一次完整的轉換后，在第25個時鐘上升沿，DIN可以再次輸入控制字高位，保證了當DCLK外部時鐘取得最高頻率2．4 MHz時，A／D轉換器的頻率達到最高100 ksa／s。

2 基于FPGA的ADS8341控制器設計
    本記錄儀系統記錄采集信號的頻率范圍500Hz以下，在系統實際應用中，對被測信號采用過采樣方式，采樣頻率為被采集信號頻率的5～10倍。系統采用A／D轉換器3通道快速循環采樣，近似實現了通道同步采樣" title="同步采樣">同步采樣，是一種準同步采樣的方式。經過72個DCLK周期，實現了CH0～CH2通道的順序切換，當A／D轉換器以最大采樣頻率100 ksa／s工作時，記錄儀系統采樣的頻率相當于單通道頻率的1／3，通道1與通道3之間同步誤差最大為48clk，如圖2所示，最小誤差時間約為(此時采樣頻率最快)，滿足系統對較低頻率信號采集的要求。

    系統采用了基于FLASH架構的Actel公司ProASIC3" title="ProASIC3">ProASIC3系列A3P100" title="A3P100">A3P100，使用Libero" title="Libero">Libero集成開發環境，FPGA的A／D控制模塊主要包含以下功能：
    ●時鐘控制器
    記錄儀系統FPGA的外部時鐘頻率為48 MPa，對系統時鐘20分頻得到時鐘DCLK即可提供A／D轉換器的最大工作時鐘。另外通過邏輯控制，時鐘控制器提供幾個低于2．4 MHz的時鐘頻率，系統可以選擇更低的采樣頻率。
    ●不等占空比時鐘
    本系統設計A／D控制模塊中引入clk_div時鐘信號，占空比為2：3，做為din的控制電平，當clk_div信號為低電平時，din輸出數據，clk _div信號為高電平，din為低電平。
    clk_div撐(．duty_factor(duty_factorl)，counter_top(counterl))．div_clkl(．reset(clk1_reset)，．clk_in(clk_in1)，clk_out(clk_out1))；／／任意占空比分頻時鐘模塊調用
    ●控制字狀態機
    記錄儀上電以后的工作狀態為3個通道循環采樣，控制字狀態發生器循環生成chO=“1001_1111”，ch1=“101_1111”，ch2=“1010_111 1”，并將控制字轉換成串行數據從din引腳輸出，實現A／D轉換器通道切換。

    ●控制字并行轉串行模塊
    控制字chO，ch1，ch2需要轉化成串行數據，通過din輸入至AD，控制通道選擇，循環輸入控制字則循環選擇3通道。將狀態控制字ch0、ch1、ch2傳輸至寄存器，在DCLK時鐘下降沿，提取第7位(高位)，此時數據比較穩定，然后寄存器向左位移。在DCLK時鐘上升沿傳輸至AD，實現控制目的。
    ●信號采集模塊
    A／D轉換器采集數據串行輸入FPGA后，轉換成并行數據，傳輸至系統的數據總線。根據A／D轉換器采樣的基本時序可知，在dout引腳串行輸出數據時，din引腳應保持低電平，為了3個采樣通道近似同步數據采集，在經過24個DCLK時鐘周期，對一個通道數據采集轉換輸出完成后，要在DCLK的第25個時鐘的上升沿，進入第二個通道的采集和轉換。最終實現記錄儀在72個DCLK時鐘周期的狀態循環時序是A／D模塊控制的關鍵。

3 計算機仿真分析與系統實現
    系統FPGA使用Actel公司基于FLASH結構單元的芯片，進一步的降低了系統的功耗，縮小了系統的體積，Actel FPGA的集成開發環境Libero集成了仿真工具modelsim。以AD最高采樣頻率為例試驗，仿真時序波形如圖4。

    A／D控制模塊中，在“clk_div”高電平時，實現寄存器“shuru”至寄存器“A”的數據傳遞，在“clk_div”低電平實現并行數據到串行數據的轉換，并通過“din"輸出，圖4中顯示了“din"輸出引腳3個控制字狀態的變化。
    示波器顯示din引腳控制字串行輸出三組控制字的循環變化，如圖5。

4 結論
    系統運用FPGA電平控制多通道A／D轉換器不同通道的選通，相比較單片機而言，更為穩定可靠，采集數據流完整，使用基于FLASH架構的Actel公司FPGA進一步降低了微型數據記錄儀系統的功耗，同時提高了系統在電磁干擾較強環境的穩定性。