隨著電子系統的不斷發展，芯片間以及板間的數據傳輸需求也在不斷增長，傳統的單端并行數據傳輸模式早已不能滿足現在高帶寬應用的要求。USB 3.0、SATA 3.0、PCI-E 2.0等新串行規范的發布以及更高速的串并/并串轉換單元(SERDES)芯片的推出更是引起了業界對高速差分串行數據傳輸的無限憧憬。為了解決下一代無線通信基站中多天線(MIMO)信號處理所帶來的巨大數據吞吐量要求，本文基于Virtex-5 FPGA的GTP單元給出了一種在高級電信計算架構(ATCA)機箱內實現單對差分線進行3.125Gbps串行傳輸的設計方案。

2 傳輸系統設計

    傳輸系統的組成結構如圖1所示，主要由兩塊ATCA板和一塊ATCA機箱背板組成。兩塊ATCA板上各放置一片FPGA作為串行鏈路的兩個端點，兩片 FPGA之間用兩對差分線進行連接，形成雙向各3.125Gbps的串行通信鏈路。為了驗證該系統的遠距離傳輸能力，將兩塊板放置在14槽ATCA機箱的物理槽位1和物理槽位14，此時總的傳輸距離大約為40英寸。

圖1 高速串行傳輸系統的總體結構

    由于已有ATCA機箱的背板性能不可更改，本文主要的設計集中在ATCA單板的設計上，主要是單板的疊層設計、作為傳輸端點的FPGA的供電設計、串行傳輸的參考時鐘設計以及FPGA內部GTP收發器單元的參數調節。

2.1 疊層設計

    疊層設計是其他設計的基礎，本系統在設計疊層結構的時候主要考慮了兩個方面：一是讓所有的GTP收發差分線布于帶狀線信號層而不是單邊耦合的微帶線信號層。雖然帶狀線比微帶線損耗大一些，但是帶狀線的阻抗更可控一些，而且與交流地平面的耦合更好，有利于高速信號的回流；二是為了減少GTP單元的供電噪聲，采用三個電源平面分別給串行收發器的三種模擬電源AVTT(端接電源)、AVCC(內部電路電源)、AVPLL(PLL電源)進行供電。具體的疊層結構如圖2所示。

圖2 疊層結構的設計

2.2 電源設計

    GTP模擬供電電源的噪聲情況是影響GTP性能的重要因素之一。除了在設計疊層的時候讓GTP的三個模擬電源分別分配到一個單獨的平面上并配上地平面進行耦合外，還在外部為每個電源管腳都串聯一個磁珠，再并聯一個0.22μf的電容形成一個LC低通濾波器對電源進行濾波。GTP的模擬電源都采用低噪聲的 LDO電源芯片TPS74401進行供給，輸出電壓的紋波小于50mV。

2.3 時鐘設計

    高速串行收發器的參考時鐘是另一個影響信號傳輸質量的重要因素。本系統使用具有強大clock clean功能的時鐘合成芯片LMK03001C來產生串行收發器的參考時鐘。其輸出時鐘的最大均方根抖動(RMS jitter)小于550fs，占空比為50%，輸出時鐘電平標準具有LVDS和LVPECL兩種。其輸出時鐘的頻率可以靈活編程設置，從而可以滿足不同傳輸速率的要求，使本系統可以適應多種串行傳輸協議的實現。

2.4 預/去加重和均衡參數設計

    為了對抗傳輸路徑對高頻分量的過多衰減，有必要在發送端進行預加重或者在接收端加上均衡或者同時使用兩種手段。預/去加重和線性均衡都是通過對信號的畸變來改善接收信號的質量，只有合適的預/去加重和線性均衡的比例以及兩者之間的組合才能達到改善接收信號質量的目的，否則反而會惡化接收信號的質量。本文利用GTP的SPICE模型以及串行傳輸信道的S參數模型對在不同預/去加重和均衡參數設置下的串行鏈路傳輸質量進行仿真，從而找出合適的參數設置。

圖3 不同預/去加重比例下的發送信號

    圖3即為在不同預/去加重比重設置下的仿真結果圖。中間部分顯示的是連續3個高電平比特的發送波形，很明顯，后面兩個高電平比特的幅值隨預/去加重的比例相應地降低了。另外，圖中同一個邏輯位里的信號電平并不平坦，這種現象主要是因信號傳輸鏈路上的阻抗不匹配處引起的發射造成的，例如ATCA單板與 ATCA背板的接插件連接處。

圖4 預/去加重和均衡對接收信號的影響

    圖4給出的是GTP在不同參數設置下接收信號的眼圖。其中第1個子圖為在發送端未施加預/去加重的情況下，接收端FPGA管腳上的信號眼圖?？梢?，長距離的傳輸嚴重惡化了信號的質量，信號眼圖趨于閉合。第2個子圖為在發送端施加23%的預/去加重時，接收端FPGA管腳上的信號眼圖。預/去加重一定程度上彌補了傳輸信道的低通特性，降低了信號的抖動，改善了信號的質量。第3個子圖為發送端未施加預/去加重而在收端施加25%的均衡，即把75%的原始信號加上25%的高通濾波器的輸出作為總的接收信號。如同預/去加重一樣，通過均衡，高頻分量相對被增強，低頻分量相對被抑制，有效地補償了信道的不理想性。第4個子圖為在4.5%的預/去加重和25%均衡同時作用時得到的接收信號。可見，預/去加重和均衡的有效搭配可以很好地改善原本被嚴重惡化的傳輸信號。

3 驗證與結果討論

    對本系統的性能測試主要通過兩種方式進行：一是采集收發端信號眼圖并將其與接收器的波罩(EYE_MASK)進行比較；二是測試串行傳輸的誤碼率(BERT：bit error ratio test)。

    接收器的EYE_MASK形象地反映了接收器的靈敏度和動態范圍，只有處于接收區域內的信號才能被接收器正確識別，否則采樣判決后得到的將是誤碼。Virtex-5中GTP單元的最小EYE_MASK為(112ps,150mV)，其中112ps表示最小眼寬(EYE_WIDTH)，150mV給出最小眼高(EYE_HEIGHT)。圖5給出了在靠近FPGA發送管腳和接收管腳處測得的串行傳輸收發兩端的信號。在該測試信道環境下，正常發送信號到達接收端時已經被大幅衰減和畸變，眼寬僅為96ps，眼高僅為70.5mV，均不滿足GTP的要求(112ps,150mV)。如果不考慮芯片內部的均衡器，該接收信號將不能被正確識別。相反，如果在發送端增加預/去加重，則能有效地對抗信道的不理想性，在一定程度上降低接收處信號的抖動，使眼圖睜開達到(211ps,191mV)。這一實測結果與之前的仿真和理論分析一致。

圖5 實測串行信號眼圖

    賽靈思提供了一個專門用于誤碼率測試的工具IBERT，如圖6所示，其基本原理是在發送端發送一個偽隨機序列(如PRBS7)，接收端接收到序列后再與同一偽隨機序列進行校對并記錄校對結果。利用這個工具可以動態調整GTP的參數設置并測出相應的傳輸誤碼率。

圖6 誤碼率測試

    通過IBERT工具可以得到本系統在不同預/去加重和均衡參數設置下的無誤碼(BER<1e-12)采樣區間，如表1所示。

表1 無誤碼采樣區間(單位：1/128UI)

結語

   通過仿真和理論分析以及實際的測試驗證，本文給出了一種基于Virtex-5的串行傳輸系統的設計和驗證方案，實現了遠距離的3.125Gbps串行傳輸。