折合到輸入端噪聲(代碼躍遷噪聲)

　　實際的ADC在許多方面與理想的ADC有偏差。折合到輸入端的噪聲肯定不是理想情況下會出現的，它對ADC整體傳遞函數的影響如圖1所示。隨著模擬輸入電壓提高，"理想"ADC(如圖1A所示)保持恒定的輸出代碼，直至達到躍遷區，此時輸出代碼即刻跳變為下一個值，并且保持該值，直至達到下一個躍遷區。理論上，理想ADC的"代碼躍遷"噪聲為0，躍遷區寬度也等于0.實際的ADC具有一定量的代碼躍遷噪聲，因此躍遷區寬度取決于折合到輸入端噪聲的量(如圖1B所示)。圖1B顯示的情況是代碼躍遷噪聲的寬度約為1個LSB(最低有效位)峰峰值。

圖1:代碼躍遷噪聲(折合到輸入端噪聲)及其對ADC傳遞函數的影響

　　由于電阻噪聲和"kT/C"噪聲，所有ADC內部電路都會產生一定量的均方根(RMS)噪聲。即使是直流輸入信號，此噪聲也存在，它是代碼躍遷噪聲存在的原因。如今通常把代碼躍遷噪聲稱為"折合到輸入端噪聲"，而不是直接使用"代碼躍遷噪聲"這一說法。折合到輸入端噪聲通常用ADC輸入為直流值時的若干輸出樣本的直方圖來表征。大多數高速或高分辨率ADC的輸出為一系列以直流輸入標稱值為中心的代碼(見圖2)。為了測量其值，ADC的輸入端接地或連接到一個深度去耦的電壓源，然后采集大量輸出樣本并將其表示為直方圖(有時也稱為"接地輸入"直方圖)。由于噪聲大致呈高斯分布，因此可以計算直方圖的標準差σ，它對應于有效輸入均方根噪聲。參考文獻1詳細說明了如何根據直方圖數據計算σ值。該均方根噪聲雖然可以表示為以ADC滿量程輸入范圍為基準的均方根電壓，但慣例是用LSBrms來表示。

圖2:折合到輸入端噪聲對ADC"接地輸入端"直方圖的影響(ADC具有少量DNL)

　　雖然ADC固有的微分非線性(DNL)可能會導致其噪聲分布與理想的高斯分布有細微的偏差(圖2示例中顯示了部分DNL)，但它至少大致呈高斯分布。如果DNL比較大，則應計算多個不同直流輸入電壓的值，然后求平均值。例如，如果代碼分布具有較大且獨特的峰值和谷值，則表明ADC設計不佳，或者更有可能的是PCB布局布線錯誤、接地不良、電源去耦不當(見圖3)。當直流輸入掃過ADC輸入電壓范圍時，如果分布寬度急劇變化，這也表明存在問題。

圖3:設計不佳的ADC和/或布局布線、接地、去耦不當的接地輸入端直方圖

　　無噪聲(無閃爍)代碼分辨率

　　ADC的無噪聲代碼分辨率是指這樣一個位數，如果超過該位數，則無法明確無誤地解析各個代碼，原因是存在所有ADC都具有的有效輸入噪聲(或折合到輸入端噪聲)，如上文所述。該噪聲可以表示為均方根量，單位通常是LSBrms.乘以系數6.6可以將均方根噪聲轉換為峰峰值噪聲(用"LSB峰峰值"表示)。N位ADC的總范圍為2NLSB.因此，無噪聲采樣總數等于：

　　對無噪聲采樣數求以2為底的對數可以得到無噪聲代碼分辨率：

　　無噪聲代碼分辨率規格一般與高分辨率-型測量ADC相關，通常是采樣速率、數字濾波器帶寬和可編程增益放大器(PGA)增益的函數。圖4所示為從-型測量ADCAD7730獲得的一個典型數據表。

圖4:Σ-Δ型ADCAD7730的無噪聲代碼分辨率

　　注意，當輸出數據速率為50Hz、輸入范圍為±10mV時，無噪聲代碼分辨率為16.5位(80，000無噪聲采樣)。這些條件下的建立時間為460ms，因此該ADC是精密電子秤應用的理想之選。對于適合精密測量應用的高分辨率-型ADC，大部分數據手冊都提供了類似的數據。

　　有時候會利用滿量程范圍與均方根輸入噪聲(而非峰峰值噪聲)的比值來計算分辨率，該分辨率稱為"有效分辨率".注意：在相同條件下，有效分辨率比無噪聲代碼分辨率高log2(6.6)，約2.7位。

　　有些制造商更愿意規定有效分辨率，而不是無噪聲代碼分辨率，因為前者的位數較高。用戶應仔細檢查數據手冊，弄清它到底指定哪一種分辨率。

　　通過數字均值法提高ADC分辨率并降低噪聲

　　折合到輸入端噪聲的影響可以通過數字均值方法降低。假設一個16位ADC具有15位無噪聲分辨率，采樣速率為100kSPS.對于每個輸出樣本，如果對兩個樣本進行平均，則有效采樣速率降至50kSPS，SNR提高3dB，無噪聲位數提高到15.5位。如果對四個樣本進行平均，則采樣速率降至25kSPS，SNR提高6dB，無噪聲位數提高到16位。

　　事實上，如果對16個樣本進行平均，則輸出采樣速率降至6.25kSPS，SNR再提高6dB，無噪聲位數提高到17位。為了利用額外的"分辨率"，均值算法必須在較大的有效位數上執行。

　　均值過程還有助于消除ADC傳遞函數的DNL誤差，這可以通過下面的簡單例子來說明：假設ADC在量化電平"k"處有一個失碼，雖然代碼"k"由于DNL誤差較大而丟失，但兩個相鄰代碼k–1和k+1的平均值等于k.

　　因此，可以利用該技術來有效提高ADC的動態范圍，代價是整體輸出采樣速率降低并且需要額外的數字硬件。不過應注意，均值并不能校正ADC固有的積分非線性。

　　現在考慮這樣一種情況：ADC的折合到輸入端噪聲非常低，直方圖總是顯示一個明確的代碼，對于這種ADC，數字均值有何作用呢?答案很簡單--沒有作用!無論對多少樣本進行平均，答案始終相同。但只要將足夠大的噪聲增加到輸入信號中，使得直方圖中有一個以上的代碼，那么均值方法又會發揮效用。因此，少量噪聲可能是好事情(至少對于均值方法而言)，但輸入端存在的噪聲越高，為實現相同分辨率所需的均值樣本數越多。

　　切勿將有效位數(ENOB)與有效分辨率或無噪聲代碼分辨率混為一談

　　由于這些術語名稱相似，"有效位數"和"有效分辨率"常被誤認為是一回事，事實并非如此。

　　有效位數(ENOB)來自對ADC輸出的FFT分析，條件是用一個滿量程正弦波輸入信號激勵ADC.計算所有噪聲和失真項的和方根(RSS)值，信號對噪聲和失真的比值定義為信納比SINAD或S/(N+D)。理想N位ADC的理論SNR為：

　　將計算所得的SINAD值替換等式5中的SNR，并求解N，便得到ENOB:

　　用于計算SINAD和ENOB的噪聲和失真不僅包括折合到輸入端噪聲，而且包括量化噪聲和失真項。SINAD和ENOB用于衡量ADC的動態性能，有效分辨率和無噪聲代碼分辨率則用于衡量ADC在無量化噪聲的直流輸入條件下的噪聲。

　　利用噪聲擾動提高ADC無雜散動態范圍

　　對于高速ADC，若要最大程度地提高SFDR，存在兩個基本限制：第一是前端放大器和采樣保持電路產生的失真;第二是ADC編碼器部分的實際傳遞函數的非線性所導致的失真。

　　提高SFDR的關鍵是盡可能降低以上兩種非線性。

　　要顯著降低ADC前端引起的固有失真，在ADC外部著力是徒勞的。然而，ADC編碼器傳遞函數的微分非線性可以通過適當利用擾動(即外部噪聲，與ADC的模擬輸入信號相加)來降低。

　　在一定的條件下，擾動可以改善ADC的SFDR(參考文獻2-5)。例如，即使在理想ADC中，量化噪聲與輸入信號也有某種相關性，這會降低ADC的SFDR，特別是當輸入信號恰好為采樣頻率的約數時。將寬帶噪聲(幅度約為LSBrms)與輸入信號相加往往會使量化噪聲隨機化，從而降低其影響(見圖5A)。然而，在大多數系統中，信號之上有足夠的噪聲，因此無需額外添加擾動噪聲。ADC的折合到輸入端噪聲也可能足以產生同樣的效果。將寬帶均方根噪聲電平提高約1LSB以上會成比例地降低ADCSNR，且性能不會有進一步的提高。

　　還有其它一些方案，都使用更大數量的擾動噪聲，使ADC的傳遞函數隨機化。圖5B還顯示了一個由驅動DAC的偽隨機數發生器組成的擾動噪聲源，此信號從ADC輸入信號中減去后，以數字方式增加到ADC輸出中，從而不會導致SNR性能顯著下降。這種技術本身有一個缺點，即隨著擾動信號的幅度增大，允許的輸入信號擺幅會減小。之所以需要減小信號幅度，是為了防止過驅ADC.應當注意，這種方案不能顯著改善ADC前端產生的失真，只能改善ADC編碼器傳遞函數的非線性所引起的失真。

圖5:利用擾動使ADC傳遞函數隨機化

　　還有一種方法更容易實現，尤其是在寬帶接收機中，即注入信號目標頻帶以外的一個窄帶擾動信號，如圖6所示。一般來說，信號成分不會位于接近DC的頻率范圍，因此該低頻區常用于這種擾動信號。擾動信號可能還位于略低于fs/2的地方。相對于信號帶寬，擾動信號僅占用很小的帶寬(數百kHz帶寬通常即足夠)，因此SNR性能不會像在寬帶擾動下那樣顯著下降。

圖6:注入帶外擾動以改善ADCSFDR

　　分級流水線式ADC，例如圖7所示的14位105MSPSADCAD6645，在ADC范圍內的特定代碼躍遷點有非常小的差分非線性誤差。AD6645由一個5位ADC1、一個5位ADC2和一個6位ADC3組成。嚴重的DNL誤差僅出現在ADC1躍遷點，第二級和第三級ADC的DNL誤差非常小。ADC1有25=32個相關的決策點，每隔68.75mV(29=512LSB)出現一個(2.2V滿量程輸入范圍)。圖8以夸張形式顯示了這些非線性誤差。

圖7:14位105MSPSADCAD6645簡化框圖

圖8:AD6645分級點DNL誤差(夸張顯示)

　　對于最高約為200MHz的模擬輸入，AD6645前端產生的失真成分與編碼器產生的失真相比可忽略不計。這就是說，AD6645傳遞函數的靜態非線性是SFDR性能的主要限制。

　　目標是選擇適當的帶外擾動量，使得這些微小DNL誤差的影響在ADC整個輸入范圍內隨機化，從而降低平均DNL誤差。這可以通過實驗方法確定，覆蓋大約兩個ADC1躍遷區的峰峰值擾動噪聲對DNL的改善最佳。更高的噪聲量不會明顯改善DNL.兩個ADC1躍遷區覆蓋1024LSB峰峰值，或者大約155LSBrms(峰峰值高斯噪聲除以6.6即得到均方根值)。

　　圖9中的第一幅圖顯示一小部分輸入信號范圍內的無擾動DNL.水平軸經過放大，以顯示兩個相距68.75mV(512LSB)的分級點。第二幅圖顯示增加155LSBrms擾動后的DNL，該擾動量相當于大約–20.6dBm.請注意，DNL得到顯著改善。

圖9:無擾動和有擾動的AD6645DNL

　　擾動噪聲可以通過多種方式產生?？梢允褂迷肼?font class="f14">二極管，但簡單地放大器寬帶雙極性運放的輸入電壓噪聲是更經濟的解決方案，這種方法已在參考文獻3、4、5中詳細說明，在此恕不贅述。

　　利用帶外擾動獲得的SFDR大幅改善結果如圖10的深(1，048，576點)FFT所示，其中AD6645以80MSPS的速率對一個–35dBm、30.5MHz信號進行采樣。請注意，無擾動時SFDR約為92dBFS，有擾動時約為108dBFS，提高幅度達16dB！

圖10：無擾動和有擾動的AD6645FFT圖

　　AD6645ADC由ADI公司于2000年推出，直到最近，它仍是代表SFDR極致性能的產品。自從推出該器件后，工藝技術和電路設計兩方面的進步推動ADC向更高性能發展，例如AD9444(14位、80MSPS)、AD9445(14位、105/125MSPS)和AD9446(16位、80/100MSPS)，這些ADC具有非常高的SFDR(對于70MHz滿量程輸入信號，典型值大于90dBc)和低DNL。

　　在一定的輸入信號條件下，增加適當的帶外擾動信號同樣可以改善SFDR性能。

圖11顯示了有擾動和無擾動下的AD9444(14位、80MSPS)FFT.在這些輸入條件下，添加擾動使SFDR提高25dB。所示數據是利用ADIsimADC程序和AD9444模型獲得。

　　雖然圖10和圖11所示的結果相當驚人，但不應認為，增加帶外噪聲擾動一定就會改善ADC的SFDR，或者在所有條件下都適用。正如之前提到的，擾動無法改善ADC前端電路的線性度。即使是近乎理想的前端，擾動的效果也將高度依賴于輸入信號的幅度和擾動信號本身的幅度。例如，當信號接近ADC的滿量程輸入范圍時，傳遞函數的積分非線性可能會成為確定SFDR的限制因素，擾動將沒有助益。務必認真研究數據手冊，某些情況下，其中可能給出了有擾動和無擾動的數據以及幅度和帶寬建議。擾動可能是更新一代中頻采樣ADC的內置特性。

　　結束語

　　在本文中，我們說明了所有ADC都有一定量的折合到輸入端噪聲。在精密、低頻測量應用中，以數字方式對ADC輸出數據求平均值可以降低該噪聲，代價是采樣速率會降低并且需要額外的硬件。該均值方法實際上可以提高ADC的分辨率，但無法降低積分非線性誤差。