??? 摘? 要： 提出一種采用雙環路的時鐘數據恢復電路，電路采用改進型Hogge鑒相器；鑒相環電荷泵充放電電流為13.06 μA，改善了輸出時鐘的抖動影響；壓控振蕩器采用四級環型振蕩結構，由偽差分結構延遲單元組成，降低了系統電路設計難度，減小了VCO的增益。通過Cadence軟件的Spectre工具仿真，能夠順利地從54 Mb/s的非歸零碼數據中提取出54 MHz的同步時鐘，時鐘占空比為50%，滿足設計要求。?

????關鍵詞： 時鐘恢復；Hogge型鑒相器；電荷泵；壓控振蕩器

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??? 無線局域網絡WLAN(Wireless Local Area Network)是便利的數據傳輸系統，它利用射頻RF(Radio Frequency)技術，取代舊式的雙絞銅線所構成的局域網絡，用戶利用簡單的存取架構便可使用無線局域網絡。無線局域網是利用無線技術實現快速接入以太網的技術。從IEEE 802.11a、IEEE 802.11b到目前的IEEE 802.11g，無線技術在性能、價格各方面均超過了藍牙、HomeRF等技術。DSSS/CCK和OFDM是IEEE 802.11g標準物理層應用的兩種方式，其最大數據傳輸速率達到了54 Mb/s，已逐漸成為無線接入以太網應用最為廣泛的標準^[1]。本文根據無線局域網絡IEEE 802.11g標準，設計了一種時鐘數據恢復電路。電路能夠從54 Mb/s的非歸零碼數據中提取出54 MHz的同步時鐘，用于恢復數據。?

1 電路系統結構?

??? 本文設計的時鐘恢復電路采用了如圖1所示的雙環路結構^[2]。首先壓控振蕩器（VCO）產生的時鐘要達到一定的頻率，時鐘數據恢復電路中鑒相環才能開始工作，通過頻率檢測器可以檢測VCO的頻率。當頻率偏差很大時，鎖頻環路工作，而鎖相環路不工作；當VCO的振蕩頻率達到要求范圍時，頻率檢測器會輸出控制信號來關閉鎖頻環路，而鎖相環路開始工作，開始恢復數據中的時鐘。本文在傳統時鐘數據恢復電路的基礎上，進行了較大的改進：(1)通過使用雙環路改進了鎖相環的鎖定頻率范圍，引入額外參考時鐘，擴大了頻率捕獲范圍，加快了鎖定時間；(2)采用改進的Hogge鑒相器，較之普通Hogge鑒相器減小了輸出時鐘的抖動，解決了提取時鐘的穩定性；(3)采用了偽差分結構的壓控延遲單元，減小了設計電路的難度，節省了芯片面積。?

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2 電路系統設計?

??? 本文設計的時鐘恢復電路，由鎖頻環路和鎖相環路組成，其中還包括一個輔助的頻率檢測器。鎖頻環路和鎖相環路共用一個低通濾波器和壓控振蕩器，其中鎖頻環路的性能決定了頻率捕捉范圍，鎖相環路性能的優劣決定了恢復時鐘質量。為了降低時鐘的抖動影響及增強系統的穩定性，各組成模塊都需要特別的設計。?

2.1 鑒相器?

??? 由于NRZ碼數據的跳變沿不規整，會出現連“0”和連“1”的狀態，而比較信號為規整的時鐘信號，所以普通的鑒頻鑒相器不能直接用于鑒相環中進行時鐘恢復。普通Hogge鑒相器的鑒相效果跟數據內容有關，一旦輸入數據信號中為長連“1”或長連“0”時，捕獲好的時鐘將會鎖定狀態點，直到數據信號中跳變沿再次到來后才能重新鎖定；當環路鎖定時，對于輸入數據的每次轉換，超前和滯后信號都會有脈沖輸出（脈沖寬度相同），由普通Hogge鑒相器和電荷泵構成的組合會在VCO的輸入端產生一個電壓波紋，會影響VCO的輸出頻率，引起輸出時鐘信號抖動^[2]。?

??? 本文結合普通Hogge鑒相器，采用如圖2所示的改進型Hogge鑒相器^[3]。當鎖定時，時鐘信號上升沿對齊碼元數據的中心位置，VCO輸入端產生的正負電壓波紋相互抵消，控制電壓為一確定平均值，其噪聲性能優于傳統的Hogge鑒相器。

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2.2 電荷泵設計?

??? 電荷泵在鎖相環中占有很重要的地位，對于系統采用的改進Hogge鑒相器，當提取時鐘鎖定時，要求充放電電流匹配良好。本文設計的電荷泵電路如圖3所示，電路中有效解決了充放電電流匹配問題，同時采用自舉技術，降低了電荷共享的影響。?

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??? 圖3中M₁₇～M₂₄組成電荷泵電路的電流源電路，M₂₁～M₂₄為啟動電路。電流源晶體管PMOS管M₈、M₉和電流沉晶體管NMOS管M₁₀、M₁₁采用大尺寸晶體管，有效地減小了晶體管閾值電壓不匹配并降低了溝道長度調制效應。同時采用了一種等效電容的電位跟蹤輸出電位的方法來降低電荷泵電路的電容效應對輸出的影響，從而降低輸出時鐘的jitter效應^[2]，[4]；在電荷泵的輸出端和兩個電流源之間引入由運算放大器組成的電壓跟隨器(由M₁₂～M₁₆組成)。由于B點總是跟蹤A點電位，當充電放電開關M₀、M₁關斷，M₂、M₃打開時，B點電位通過M₂、M₃將C、D點鉗位，使得C、D點電位保持不變，從而保證M₂、M₃下次打開時不會出現瞬間大電流。C、D兩點電位的穩定同時減小了M₀、M₁的柵極電容，縮短了M₀、 M₁的開啟時間。由于C、D點始終受到A點電位的控制，當M₀或M₁開啟時A點電位起伏減小，同理可以分析出E，F點也受到A點電位的控制，當M₄或M₅開啟時A點電位起伏減小。電荷泵輸出“vctrl”將變得更加平滑，壓控振蕩器的輸出頻率更加穩定，輸出時鐘的抖動減小。在鎖定時，電荷泵各節點的電壓保持恒定，而不會發生周期性充放電的情況，有效解決了電荷共享問題。圖4所示為本文設計的鑒相環路電荷泵在輸出電壓“vctrl”變化下的充放電電流。?

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??? 從圖中可以看出在中心振蕩頻率點處(vctrl=0.7 803 V)的充放電電流為13.06 μA；在vctrl=0.7 803 V附近(0.6～1.0 V范圍內），vctrl輸出電壓的變化對電荷泵充放電電流的影響不大，充放電電流基本相等，電荷泵的充放電電流匹配良好，保證了鑒相器增益為常數，滿足了設計的要求。相應地，在設計VCO時，控制電壓應該工作在0.6～1.0 V范圍。?

2.3 壓控振蕩器設計?

??? 單端延遲單元的延遲時間容易受到電源電壓噪聲和襯底耦合噪聲的干擾，而差分延遲單元則可以在一定程度上抑制這類噪聲^[5]。本文應用一種交互式耦合延遲單元。它由兩個單端共源放大器通過一個互耦對耦合而成，互耦對在兩個輸出之間引入正反饋，使得兩個輸出信號同步變化，產生理想的差分輸出，而互耦對的正反饋可以使輸出寬擺幅電壓。使用互耦對的另外一個好處是可以提高節點電壓轉換速度，有利于提高相位噪聲性能^[6]。傳統的差分延遲單元有一個尾電流源，這在壓控振蕩器設計時需要設計精確的偏置電路，使系統設計增加了難度。在此基礎上，為了改進傳統差分延遲單元的缺點、降低噪聲，本文應用一種不帶尾電流源的差分延遲單元^[7]，如圖5所示。這使得在設計壓控振蕩器時，不用設計精確的偏置電流源，而且每個延遲單元少了一個管子，減小了芯片面積并提高了壓控振蕩器的穩定性。

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??? 如圖5所示，本設計的壓控延遲單元由8個管子組成，其中交叉耦合的PMOS管M0、M1確保在沒有尾電流的情況下延遲單元能實現差分操作，提供負阻補償輸出消耗使振蕩器振蕩，并且，M₀、M₁管組成的鎖存作用有利于VCO減少抖動；輔助PMOS管M₄、M₅用于控制VCO的振蕩頻率，調節兩管的柵極電壓，改變跨導值，從而改變輸出電壓的頻率。二極管連接的M₂、M₃保證了在M₄、M₅管導通的情況下，控制振蕩器振蕩。?

??? 本文設計的時鐘恢復電路不僅要對數據提取同步時鐘，還要產生432 MHz的同步高頻基準時鐘，所以選擇VCO的中心頻率為864 MHz，采用4級差分延遲單元組成的壓控振蕩器實現。每級的延時單元通過控制PMOS管改變其等效跨導來調節延時，從而控制振蕩頻率，考慮到工藝，電源電壓環境中PMOS管電阻兩端的電壓V_gs在-0.6 V～-1.2 V之間調節線性度較好，充分考慮電荷充放電電流在控制電壓為0.6～1.0 V范圍內基本相等，所以選擇控制電壓V_c線性工作范圍為0.6～1.0 V。由于實際仿真時受到寄生參數等因素的影響，經過反復調節每個管子的尺寸和模擬驗證，改變各管子的寬長比值，將線性度好的曲線調節到工作范圍的中間，通過Cadence軟件的Spectre仿真，可以得到如圖6所示壓控振蕩器的壓控曲線。從圖6中可以看出該曲線在0.6～1.0 V之間的線性度很好，并且當輸出頻率為864 MHz時，控制電壓V_c=0.7 803 V在調節范圍的中間附近位置，VCO具體的工作參數為：F_min=736.377 MHz；F_max=1 065.9 MHz；V_max=1.2 V；V_min=0.6 V；K_vco=-318 MHz/V，前邊負號表示設計的壓控振蕩器具有負壓控特性。圖7所示是V_c=0.7 803 V時，4級差分延遲壓控振蕩器振蕩輸出未經過波形整形電路所得的864 MHz擺幅較大的差分正弦波形。?

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3 時鐘恢復電路仿真結果?

??? 對于本文設計的時鐘提取電路，采用0.18 μm標準CMOS工藝實現，電源電壓為1.8 V，使用Cadence軟件的Spectre仿真工具仿真。時鐘數據恢復電路最終的仿真波形圖如圖8所示，圖中上方波形為輸入的54 Mb/s的NRZ數據信息，中間為電路提取的時鐘波形，下方波形為由提取的時鐘對數據的再定時；所設計的電路在輸入數據為連“0”和連“1”的狀態下，也能夠從數據中準確無誤地提取出數據時鐘。?

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??? 本文設計了一個基于無線局域網傳輸數據速率為54 Mb/s的時鐘恢復電路，由于在結構上采用了雙環路，加快了鎖定時間，解決了時鐘恢復電路捕獲范圍過小的問題；在電路上采用了改進型的Hogge鑒相器，用與之對應的電荷泵采用自舉技術和等效電容的電位跟蹤輸出電位的方法，消除了傳統電荷泵電路的電壓跳變現象，有效減小了恢復時鐘的抖動影響；在設計壓控振蕩器的同時，采用偽差分結構延遲單元，有效地抑制了電源噪聲，減小了系統電路的復雜度，增加了系統的穩定性，減小了系統芯片的面積。?

參考文獻?

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