摘  要： 一種基于SoPC嵌入式單片解決方案的實時邊緣檢測系統，利用FPGA片上邏輯資源實現了對640×512大小的動態8 bit灰度圖像的實時邊緣檢測運算，并利用片內NiosⅡ處理器對系統進行控制。分析了系統組成、工作原理、性能數據處理算法及實現過程。
 關鍵詞： 圖像處理；SoPC；邊緣檢測；FPGA；NiosⅡ

　　圖像邊緣可以定義為圖像局部特征的不連續性，表現為圖像灰度級的突變、紋理結構的突變和彩色的變化等。圖像的邊緣信息包含了大部分的圖像特征信息，對圖像分析十分重要[2]。邊緣檢測技術是圖像處理和計算機視覺等領域最基本的技術，如何快速、精確地提取圖像邊緣信息一直是國內外研究的熱點，然而邊緣檢測又是圖像處理中的一個難題[3]。在嵌入式系統中，往往也需要用到邊緣檢測等圖像處理方法。而由于嵌入式系統對成本、功耗、運算速度及實時性的要求較嚴格，邊緣檢測算法的工程實現以及實現效率和成本便有了很重要的實際意義。
　　片上可編程系統SoPC(System on a Programmable Chip)是Altera公司提出的一種高效、靈活的SoC解決方案。它將處理器、存儲器、I/O口等系統設計需要的功能模塊集成到一個PLD 器件上，構建成一個可編程的片上系統。它有非常靈活的設計方式，而且實現了軟硬件在系統可編程。
　　本文研究了一種采用SoPC單片解決方案的實時邊緣檢測系統，通過利用FPGA片上資源實現對圖像數據的實時處理，達到了較高的處理性能，并且簡化了系統結構。同時通過在FPGA片上構建NiosⅡ嵌入式處理器對系統進行控制，并將數據處理部分封裝成處理器的外設，增加了系統的靈活性與可擴展性。
1 系統結構及工作原理
1.1 系統總體結構
 　　本系統硬件部分由CCD攝像模塊、FPGA板、VGA接口電路及VGA顯示器四部分組成。其中NiosⅡ嵌入式處理器、存儲器接口、數據采集處理模塊以及顯示模塊均由FPGA片內實現。系統總體結構如圖1所示。

　　CCD攝像模塊負責采集動態圖像數據，工作頻率25 MHz，輸出圖像格式為640×512、30 bit彩色圖像，圖像采集速度為13f/s。因為系統存儲芯片容量限制，所以處理前將圖像數據轉換為8 bit灰度圖像。
　　FPGA芯片采用EP2C35F672C6，負責圖像采集、數據處理及存儲、VGA輸出以及系統控制等工作。通過將各個模塊封裝成NiosⅡ處理器的外設，能夠大大簡化系統設計工作，并且能夠更方便地對各模塊進行控制。
　　VGA接口部分采用ADV7123三通道高速DA芯片，將FPGA產生的數字信號轉換成VGA模擬信號輸出。輸出分辨率為800×600，刷新頻率為60 Hz。屏幕顯示面積比圖像大，多余的部分可以用來顯示系統運行狀態等信息。
1.2 系統工作原理
　　系統運行時，由CCD攝像模塊進行圖像采集工作，通過CCD接口模塊將圖像數據傳入FPGA，并轉換成為8 bit灰度圖像數據。數據處理模塊對圖像數據進行處理，包括邊緣檢測處理以及圖像反色、低通平滑濾波等前期處理工作，并對運算結果進行二值化處理。圖像處理完畢后將數據存儲在SRAM存儲器中，VGA顯示模塊從SRAM存儲器中讀取圖像數據，并按照VGA時序將信號送入DA芯片，產生相應模擬信號供顯示器顯示圖像。
　　整個系統由NiosⅡ嵌入式處理器進行控制，并接受人機接口傳來的控制信息。同時通過在SRAM中寫入數據，顯示系統運行狀態及相關參數等信息。
2 圖像處理算法及實現
2.1 數據處理算法
　　邊緣檢測算法選用了Laplace算子進行運算，算子結構如下：
　　　　

　　使用此算子對圖像數據進行卷積，即可得到邊緣檢測圖像。此算子對各向邊緣響應相同，且效果較好，是一種比較經典的邊緣檢測算法。但是此算子對圖像中的噪聲比較敏感，會加強圖像中的噪聲，從而影響圖像質量。參考文獻[5]使用此算子進行靜態無噪聲圖像的邊緣檢測算法實現，效果較好，但由于未加入噪聲抑制措施，因而不能處理噪聲較大的實時圖像。本系統在邊緣檢測運算之前先進行圖像平滑等預處理，從而有利于減少圖像中噪聲的干擾，能有效改善圖像質量。
　　本系統采用了低通平滑運算以及圖像二值化運算等對圖像進行預處理。其中低通平滑運算采用以下算子對圖像數據卷積：
　　

      此算子中各項數值有利于在實現時使用位移運算代替乘法運算，從而減少硬件資源的使用并提高運算速度。通過設定合適的閾值，圖像數據二值化運算的引入有利于增加最終處理結果的對比度。
2.2 算法實現
      為了簡化顯示部分的設計，系統實現時忽略了卷積運算的邊緣效應，使處理后的圖像和原始圖像尺寸相同。數據處理部分實現時采用了FIR濾波器的結構，用移位寄存器實現數據延時，使用乘法器對各個數據進行乘法運算，并把運算后的數據求和輸出。
　　圖2為數據處理模塊結構圖。圖像每行有640像素，因此由640移位寄存器提取數據中相鄰行的對應像素數據；由延時器提供一個周期的延遲，即提取每行中相鄰像素數據；通過640位移寄存器和延時器即可將圖像數據中待卷積部分數據提取出來，由乘法器將數據與對應系數相乘，并由加法器將結果相加，即可得到運算結果。

　　本數據處理模塊已在Quartus7.2環境下編譯通過，并進行仿真，達到要求。當圖像數據持續有效時，模塊能夠每個時鐘周期計算一次卷積，并輸出結果。使用時鐘頻率為25 MHz時，最大處理帶寬為200 Mb/s，處理640×512大小的圖像速度為76 f/s，因此實際處理速度僅受CMOS攝像頭的速度限制。通過模塊的時序仿真，此模塊最高運行頻率可達86 MHz，即處理數據帶寬可達688 Mb/s，處理速度可達262 f/s。通過增加模塊的并行度，還可進一步提高處理速度。
　　圖3為本數據處理模塊在Quartus7.2環境下進行仿真時的波形。其中iB為輸入數據；oB為輸出數據；iClk為模塊時鐘信號；iCtrl為數據有效標志信號，當此信號為高時iB信號有效，否則表示數據無效，并需要暫停數據處理工作。

3 實驗結果
　　圖4為系統運行時圖像，分別為原始圖像、邊緣檢測結果、加入平滑預處理后的邊緣檢測結果以及對運算結果進行二值化處理后的圖像。

　　從運行結果可以看出，系統能夠對圖像進行邊緣檢測運算，并且檢測精度比較高。由于實時圖像存在噪聲，可以對圖像進行平滑處理降噪之后再進行邊緣檢測，這樣可以得到較好的效果，能夠提高圖像質量，但同時會使圖像對比度有所下降。合理地設定二值化的閾值可以增加圖像對比度，進一步提高圖像質量。
　　完全由硬件電路實現數據處理算法，并且能夠在數據處理中實現高并行度是FPGA的優勢。傳統圖像處理系統由于對數據進行串行操作，處理一次卷積需要幾十至幾百個指令周期，而利用FPGA硬件資源進行數據運算則可以在一個周期內得到運算結果，效率大大提高。通過修改內部邏輯，能夠很容易地增加系統并行度，從而大幅度提高系統運算速度。
　　同時SoPC解決方案中嵌入式處理器的引入使系統更加靈活并有了較大的擴展空間，可以完成復雜的系統控制工作以及人機接口控制。通過把數據處理模塊封裝成為處理器自定義外設，不僅簡化了控制，而且增加了模塊的可重用性。系統中數據處理模塊、嵌入式處理器核以及各個接口邏輯均由FPGA單片實現，省去了處理器芯片及其外圍邏輯芯片，從而簡化了系統硬件結構，并降低了系統硬件成本。系統性能穩定、噪聲小、易于移植、靈活性高、處理速度快、易于實現實時處理。本系統可以作為更高層圖像處理技術的前期處理部分,也可以在視頻處理技術中得到應用。本系統只占用19%片上邏輯單元，還有大部分邏輯資源沒有使用，這就為系統的進一步擴展提供了條件。
參考文獻
[1] CHIN A，CHAN G.Real-Time EdGe Detection[EB/OL].http：//instruct1.cit.cornell.edu/courses/ece576/FinalProjects/ f2007/hc454_gtc32/hc454_gtc32/index.html.2008-12-20.
[2] 雷麗珍.數字圖像邊緣檢測方法的探討[M].測繪通報， 2006(3).
[3] 張小琳.圖像邊緣檢測技術綜述[M].高能量密度物理， 2007(1).
[4] 李振華.基于CMOS的視頻采集及邊緣檢測系統的研究[D].  武漢理工大學碩士論文，2007.
[5] 王紹雷.基于SoPC的圖像邊緣檢測系統的研究[D].廣西大學碩士論文，2007.
[6] 徐光輝.基于FPGA的嵌入式開發與應用[M].北京：電子工業出版社，2006.
[7] 羅杰.Verilog HDL與數字ASIC設計基礎[M].武漢：華中 科技大學出版社，2008.