《電子技術應用》
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TD-LTE系統中基于FPGA的PUSCH信號檢測
來源:電子技術應用2012年第12期
王華華,步清明,李小文,施流偉
重慶郵電大學 通信與信息工程學院,重慶400065
摘要: 主要研究如何利用FPGA實現適用于TD-LTE系統的上行信號檢測算法,包括算法的介紹、方案的形成、FPGA實現的處理流程、FPGA實現結果及分析。以Virtex-5芯片為硬件平臺,進行了仿真、綜合、板級驗證等工作。實現結果表明,該信號檢測算法應用在TD-LTE系統中具有良好的穩定性和可行性。
中圖分類號: TN929.5
文獻標識碼: A
文章編號: 0258-7998(2012)12-0036-02
PUSCH signal detection based on FPGA in TD-LTE system
Wang Huahua,Bu Qingming,Li Xiaowen,Shi Liuwei
School of Communication and Information Engineering, Chongqing University of Posts and Telecommunications, Chongqing 400065,China
Abstract: This paper studies the implementation of uplink signal detection based on FPGA in TD-LTE system,including algorithm introduction, projects formation,dispose process of FPGA implementation,and results and analysis of FPGA implementation. Then it finishes simulation, synthesis and verification with Virtex-5 as hardware platform. Implementation results show that,this signal detection algorithm has a very good feasibility and stability in TD-LTE system.
Key words : FPGA implementation;TD-LTE system;signal detection;ZF algorithm;Virtex-5

    在移動通信環境中,無線信道千變萬化,接收機接收到的信號往往是信號經反射、折射以及散射的多條路徑在不同時間點到達接收端的疊加。可見,要精確估計出信道響應值并檢測出原始信號十分艱難。信號檢測作為物理層的接收端算法,起著恢復影像數據的作用,不容輕視。因此,在接收端進行正確可靠的信道估計研究及應用十分關鍵[1]。一般PUSCH信號檢測的實現多采用ZF算法,除此之外,MMSE算法也比較常用。由于ZF算法簡單且易實現[2],故本文采用的是ZF算法。FPGA在數據處理方面有著優越的性能且非常適合做并行運算,其芯片內部一般都含有大量的RAM和多達幾百個乘加單元,利用FPGA進行數據處理能夠提高處理速度,因此用FPGA實現信號檢測應用在LTE綜合測試儀開發中是一個相對較好的方案。

1 信號檢測算法簡介
1.1 系統模型

    在完成信道估計之后,可以得到每一對收發天線下資源粒子處的沖擊響應值。在傳輸分集條件下,以最大比合并的方式進行信號檢測、解預編碼和解層映射。在空間復用條件下,需要對每一個資源粒子處進行信號檢測,恢復各個發送天線端口下資源粒子中的賦值符號。對每個資源粒子進行信號檢測,就可以得到所有發送端處的賦值符號。


2 ZF信號檢測算法在FPGA中的實現
    由于進行信號檢測的數據來自于解基帶信號和信道估計之后的數據,因此實現時,在解基帶信號之后才能進行信號檢測。解基帶信號和信號估計之后分別給出一個標志位,待兩個數據輸入標志同時有效時開始進行信號檢測。信號檢測模塊和前面兩個模塊以握手信號進行通信,以保證數據的正確采集。
    對于一個接收天線的情況,在信道估計中已經求出其信道特性且把數據存放在信道插值之后的RAM(H_KL_ram)中。After_fft_ram中的數據即為解基帶信號之后的數據,但不是所有的數據都會用到,而是根據帶寬來配置的。求取信號檢測數據的過程實際就是一個矩陣的除法,將對應的元素相除,再把計算結果存儲到RAM中。實現流程如圖1所示。

    在TD-LTE系統中,一個子幀有14個OFDM符號。若等14個OFDM信號都解出來再進行信號檢測,則會浪費大量的RAM資源,故在進行完信道估計之后,可按符號進行信號檢測,以節省一部分RAM資源。
3 FPGA仿真與實現結果分析
    圖2、圖3分別是信號檢測的ModelSim仿真圖和板級實現的ChipScope截圖。FPGA實現時使用的時鐘是200 MHz,其中enen_in_h、even_in_y分別是信號檢測所需要輸入的數據,其高16位為實部,低16位為虛部。enen_in_h與even_in_y做復數的除法,在FPGA中除法的分子和分母的位數可以不同,分子最大位數為54 bit,目前均衡的方式是Y/H求出X,把Y的位數由32 bit擴展到54 bit,分母H依舊是32 bit;FPGA中除法的算法是分子和商的位數相同(為54 bit),但結果只能取16 bit,根據多次試驗結果來確定最合理的16 bit數據。實部與虛部的處理方法相同,最后將實部與虛部的計算結果拼成一個32 bit的數據。最終的計算結果為實部與虛部分別取高16 bit組成一個32 bit的輸出。圖2、圖3中所示的even_out是信號檢測輸出的數據,由仿真圖和實現圖可以看出,軟件仿真和用開發平臺信號檢測的結果是一致的,因此用FPGA可以實現對信號的準確檢測。

 

 

    ZF算法的Verliog[4]程序已通過Xilinx ISE10[5]的編譯、仿真驗證及板級驗證,其結果與理論值一致,精確度可以達到LTE系統的要求。該算法滿足了硬件對算法的模塊化、規則化要求,是一種可以充分發揮硬件的優勢、利用硬件的資源和速度,從而實現硬件與算法理想結合的優化方案。本文用硬件的思想對ZF算法進行處理,達到了既滿足算法合理性要求也滿足FPGA設計要求的目的。在FPGA設計中,為追求速度與面積的平衡,故在本方案中采用流水線設計,每次調用4個乘法器和2個除法器,既提高了速度,也節省了資源。由于該算法的FPGA實現在這個項目的聯機調試中性能非常穩定,該實現方案已經到應用到LTE綜合測試儀項目中。
參考文獻
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[2] BEEK J J,EDFORS O,SANDELL M,et al.On channel estimation in OFDM systems[C].Chicago:IEEE Vehic. Technol.Conf.,1995,2:815-819.
[3] 沈嘉,索士強,金海洋,等.3GPP長期演進(LTE)技術原理與系統設計[M].北京:人民郵電出版社,2008.
[4] 夏宇聞.Verilog數字系統設計教程[M].第2版.北京:北京航空航天大學出版社,2008.
[5] XilinxInc.Foundation series user guide[EB/OL].(2010-01-03)[2012-07-25].http://china.xilinx.com/support/documentation/user_guides/ug071.pdf.

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