1、軟啟動原理及待優化輸出電壓波形

　　數字電源UCD92xx 的軟啟動是通過對參考電壓以步進方式增加來實現的，整個過程是由芯片內部的軟件自動完成的。在一款基于UCD9224 和UCD74120 的單板上測試時發現，其輸出電壓波形在軟啟動階段有明顯的“臺階”現象，波形不平滑。

　　1.1 數字電源軟啟動原理介紹

　　圖1 所示的是數字電源UCD92xx 的功率支路和控制支路。控制支路主要集成在UCD92xx 芯片內部，包含誤差生成及模數轉換，環路補償，PWM計算及產生等。其中，參考電壓（VREF）電壓的設置亦包含在控制支路。

　　依據軟件算法，在軟啟動階段，VREF 每100us 增加一次，直至軟啟動完成，即輸出電壓達到最終的設定值。例如，輸出電壓設定為1.0V，軟啟動的時間設置為4ms，則在軟啟動階段輸出電壓每一次增加25mv，直至達到1.0V。

　　圖 1：數字電源功率級和控制級框圖

　　1.2 待優化的輸出電壓波形

　　圖2 所示的是輸出電壓波形，可以觀察到在軟啟動階段輸出電壓的波形不夠平滑，有明顯的“臺階”現象。

　　該波形是在一款基于UCD9224 和UCD74120 的參考版上測得。主要測試條件為：測試環境常溫，輸入電壓為12V，輸出電壓為1.0V，輸出端帶載20A。另外，測試時，數字環路的詳細配置見下文2.4 節。

　　圖 2：輸出電壓波形

　　1.3 輸出電壓“臺階”現象的初步分析

　　圖3 所示的是時間軸展開后觀察到的輸出電壓波形。通過測量可知，每經過100us 輸出電壓增加一次，增加的幅度大約為23mV，與理論計算值25mV 基本一致。

　　同時也可以觀察到，輸出電壓的每一次增加都是很快的完成，而不是緩慢增加。從功率級支路上分析，這是由于占空比快速增加造成。從控制級支路分析，則原因可以初步歸結為環路過快造成的。

　　圖 3：輸出電壓的步進幅度

2 數字電源模擬前端及環路

　　數字電源控制環路包含了模擬前端，數字環路補償等模塊，在配置環路時需要綜合考慮。其中，數字環路還包含非線性增益模塊，使能后可以有效提升整個電源的動態響應性能。

　　2.1 數字電源模擬前端（AFE）

　　圖4 紅色框內電路為數字電源模擬前端（Analog-Front End，AFE）的一部分，其增益可以設置為1，2，4，8 等四個不同的值。設置不同的增益，則ADC 的輸出精度也隨之不同，比如設置增益為4，則輸出精度為2mV；設置增益為1，則輸出精度為8mV。

　　在相同輸入誤差（VEAP-VEAN）的情況下，不同的AFE 增益值將直接影響環路指標。其影響趨勢為，增益越大，環路帶寬越寬。

　　圖 4：數字電源的模擬前端

　　2.2 數字電源環路

　　圖 5：數字電源環路框圖

　　2.3 非線性增益

　　圖 6：非線性增益模塊

　　2.4 數字電源環路配置

　　圖6 和圖7 是使用數字電源開發工具Fusion Digital Power Designer 來配置環路的軟件截圖。該工具可以模擬整個環路并給出配置之后的閉環環路指標，包括截止頻率，相位余度和增益余度，極大的方便了環路的調試和優化。

　　圖6 所示的是軟啟動時的環路配置。零極點的信息在“Linear Compensation”方框中，其中AFE 的Gain 設置為4×；該配置中使能了非線性增益，其Limit 值和Gain 值是允許用戶修改的。最終，整個環路的指標為23.87KHz（截止頻率），49.33°（相位余度），11.77dB（增益余度）。

　　圖7 所示的是正常運行時的環路配置。零極點的信息在“Linear Compensation”方框中，其中AFE 的Gain 為4×；該配置中使能了非線性增益，其Limit 值和Gain 值是允許用戶修改的。最終，整個環路的指標為33. 7KHz（截止頻率），50.57°（相位余度），8.77dB（增益余度）。

　　正是采樣上述配置，輸出電壓在軟啟動階段其波形有明顯的“臺階狀”。下面將嘗試放慢環路后，驗證是否可以優化軟啟動階段的波形。

　　圖 7：軟啟動環路配置                                                   圖 8：正常運行時的環路配置

　　2.5 優化環路配置

　　圖9 是軟啟動環路優化后的軟件截圖。

　　環路的優化包括：1）不再使能非線性增益，同時將Gain0 由1 修改為0.5；這可以降低環路的低頻增益，最終降低環路帶寬；2）將AFE 的Gain 由4 修改為1，同樣可以降低環路帶寬。1 倍的Gain 將使AFE 的輸出的精度變差，并最終影響到輸出電壓，但考慮到軟啟動階段對輸出電壓的精度要求略低，因此可以上述修改可以接受。

　　需要說明的是，為保證正常運行時輸出電壓的性能（精度，動態性能等），正常運行時對應的環路參數將保持不變。

　　圖 9：優化軟啟動環路參數

　　圖10 所示的是優化環路后的輸出電壓波形，可以觀察到在軟啟動階段的“臺階”現象消失，波形平滑。

　　圖11 是將時間軸展開后的輸出電壓波形，可以觀察到其步進的時間依然是100us，步進的幅度為24mV（與理論值25mV 基本一致），但每一次的步進不再是突然增加，而是緩慢增加。因此，輸出電壓波形變得較為平滑。

　　圖 10：優化后的軟啟動波形 圖 11：展開時間抽觀察輸出電壓波形

　　但是，在圖10 所示的波形中可以觀察到，輸出電壓在啟動時刻有一個正向過沖并很快回落。嚴格意義上，該過沖會影響輸出電壓波形的單調性，在一些應用場景中是不運行的。下文將針對該過沖進行優化。

3 調整最小驅動時間進一步優化輸出波形

　　優化環路后輸出電壓在軟啟動階段變得較為平滑，但會存在一個明顯的過沖，需要進行優化。下文通過調整最小占空比寬度來消除該過沖。

　　3.1 數字電源軟啟動的kick-start

　　圖12 中所示的是數字電源的輸出電壓軟啟動示意圖。在開始時刻，輸出電壓有一個快速的上升，稱之為“Kick-start”。 Kick-start 的幅度是根據下面公式計算出的：

　　Vstart =Vin×DRIVER_MIN_PULSE × Fsw

　　其中，DRIVER_MIN_PULSE 是指UCD92xx 發出的最小占空比的寬度，允許用戶自行設定。

　　圖 12：輸出電壓軟啟動

　　以圖10 為例，輸出電壓Kick-start 的幅度約為185mV。其DRIVER_MIN_PULSE 設置為50ns，理論計算Kickstart的幅度為：12V×50ns×300KHz=180mV。實際值與理論值基本一致。

　　3.2 調整最小占空比寬度

　　將DRIVER_MIN_PULSE 由目前的50ns 修改為5ns，以驗證其對輸出電壓的過沖有無改善。圖13 即為輸出電壓波形，可以觀察到過沖已經消失，但在起始時刻，輸出電壓不再平滑。

　　分析原因可知，當DRIVER_MIN_PULSE 設置為5ns 后，雖然UCD9224 可以發出寬度為5ns 的驅動脈沖，但UCD74120 對最小占空比的寬度有要求，5ns 的寬度不足以使集成在UCD74120 內部的buck 上管導通，從而造成了輸出電壓上升的不平滑。

　　圖 13：最小占空比寬度修改為5ns 后的輸出電壓波形

　　過小的DRIVER_MIN_PULSE 值會使輸出電壓在起始時刻變得不再平滑；過大的DRIVER_MIN_PULSE 的值則會帶來正向過沖。因此，需要找到一個平衡點。

　　逐步增大DRIVER_MIN_PULSE 的值，當設置為43ns 時，達到了較為理想的平衡點，輸出電壓的波形如圖14所示，輸出不再有正向過程，而且在整個軟啟動階段輸出電壓波形都比較平滑。

　　此時，輸出電壓Kick-start 的幅度約為160mV。其DRIVER_MIN_PULSE 為43ns，理論計算Kick-start 的幅度為：12V×43ns×300KHz=154.8mV。實際值與理論值基本一致。

　　圖 14：最終優化的輸出電壓波形

　　4 結論

　　通過修改AFE 的增益值和禁止非線性增益等措施優化軟啟動對應的環路參數后，可以消除輸出電壓的“臺階”現象，使波形單調平滑上升。正常運行的環路參數無需改動，保證了其較高的帶寬，從而使輸出電壓的精度和動態響應等指標保持不變。

　　通過優化最小占空比的寬度，可以消除在kick-start 之后的正向過程，使輸出電壓波形單調平滑。

　　綜上兩類優化措施，最終可以使輸出電壓波形在整個軟啟動階段單調平滑。