文獻標識碼： A
文章編號： 0258-7998(2013)07-0087-02
傳統伽馬能譜測量系統由探測器、前置放大器、主放電路、脈沖甄別電路、峰值保持電路、ADC采樣和微處理器等組成。由于這類模擬多道能譜儀主要采用模擬電路實現，因此系統開發周期長，抗干擾能力弱，受溫度影響大，系統靈活性較差，無法解決脈沖堆積、脈沖計數率較低、A/D轉換存在死時間等問題[1]。而數字伽馬能譜測量系統主要由探測器、前置放大器、主放電路、高速ADC采樣電路、FPGA控制部分組成。由于采用高速ADC進行脈沖采樣，因此電路不存在死時間，并且能保證在每個有效脈沖寬度內有上百個采樣點[2-3]。同時由于采用FPGA作為主控芯片，可以在控制ADC進行高速采集的過程中同步實現數據緩存、脈沖濾波、脈沖成形、幅值分析、能譜計數等功能[4]。系統處理速度快，實時性強，靈活性強，穩定性強，抗干擾能力強，受環境影響較弱，并且系統升級非常方便。
1 數字成形電路設計
1.1 ADC電路設計
本設計選擇ADI公司的AD9240，這是一款高精度高速低功耗ADC，采樣率為10 MS/s，分辨率為14 bit，采用單電源+5 V供電，最高功耗為285 mW。
ADC驅動電路如圖1所示，0~5 V的輸入信號通過由運放U1組成的阻抗匹配電路輸入到ADC的正向輸入管腳，運放U1采用單電源供電。ADC的差分負向輸入管腳通過電阻RS接入參考電壓輸出管腳。參考電壓選擇管腳接地，即選擇芯片內部參考電壓。
本文中的FPGA采用Altera公司的EP3C25Q24芯片，此芯片邏輯塊總數為24 624個,內部存儲區空間為608 256 bit，I/O口為149個，內含132個9位乘法器和4個鎖相環（PLL），內核采用1.2 V供電。
本系統采用Altera公司推出的QuartusII軟件，利用VerilogHDL語言完成設計。通過邏輯框圖的形式實現內部各子模塊間的電氣連接，
由于FPGA無法進行大規模數學運算，因此，在本文中采用算法相對簡單、乘除法運算次數相對較少的遞歸法進行數字脈沖處理。
設計過程中，首先通過FPGA與高速ADC實現示波器的功能，即實現原始脈沖信號的在線采集,如圖3所示，并保存到數據文件。然后對采集到的脈沖數據進行MATLAB仿真處理，得到圖4所示的結果。
由圖4可以看出，該梯形成形算法除了能進行脈沖成形外，還具有低通濾波和對脈沖信號判棄的功能。在本文中將PC機中的脈沖數據文件導入到FPGA創建的RAM里面，并通過梯形成形模塊對原始脈沖進行成形濾波處理如圖5。
圖6所示為幅值分析模塊，實現梯形成形算法后對脈沖峰值的提取和對非脈沖峰值的判棄。同時幅值分析模塊還實現輸出雙口RAM調度時鐘的功能。
2 電路測試
利用本電路分別配合NaI探測器，測137Cs+241Am源，獲得了譜線圖，并通過測試窗口顯示出來，如圖7所示。
本文針對γ射線測量領域中的高速數字化能譜測量系統，以FPGA作為主控芯片，采用高速ADC進行實時采樣，實現核信號的高速采集與分析處理。選擇數字梯形成形濾波算法，既能實現脈沖抗堆積，又能實現數字濾波等功能。本文設計過程中查閱大量中英文資料，進行過多次軟件仿真與系統測試，最終得到了較理想的效果。
參考文獻
[1] 周建斌． 通用型低能高靈敏X熒光分析儀的研制[D].成都：成都理工大學，2008.
[2] 王敏．數字核能譜測量系統中濾波與成形技術研究[D].成都：成都理工大學，2012.
[3] 肖無云,魏義祥,艾憲蕓. 數字化多道脈沖幅度分析中的梯形成形算法[J].清華大學學報(自然科學版),2005,45(6):810-812.
[4] ORITA T, TAKAHASHI H. A new pulse width signal processing with delay-line and non-linear circuit(for ToT)[J].Nuclear Instruments and Methods in Physics Research A.(2011) S24-S27.