摘 要： 設計和實現了基于FPGA的可編程數字下變頻器（DDC），用于寬帶數字中頻軟件無線電接收機中，主要完成了數字下變頻、數據抽取等功能。采用自頂向下的模塊化設計方法，將整個下變頻器劃分為基本單元，實現這些功能模塊并組成模塊庫。在具體應用時，優化配置各個模塊來滿足具體無線通信系統性能的要求。
關鍵詞： 軟件無線電；數字下變頻；FPGA
數字下變頻技術在移動通信、數字廣播、電視等領域具有重要應用價值。在接收機中，信號經混頻后，輸出到低通濾波器，濾除倍頻分量和帶外信號。但隨著采樣速率的提高，一個重要問題就是采樣后的數據流速率很高，導致后續的信號處理速度跟不上，特別是對有些同步解調算法，其計算量巨大[1]。數據吞吐率過高很難滿足實時性要求，因此有必要對A/D轉換后的數據流進行降速處理。
數字下變頻的基本功能是從輸入的寬帶高速數據流信號中提取所需的窄帶信號，將其下變頻為數字基帶信號，并轉換成較低的數據流[2]。高速ADC的輸出信號送入至數字下變頻器內，然后與數字本振正交混頻，再經帶通濾波器，濾除其他干擾信號，然后再進行信號的解調、解碼處理。如果直接對混頻后的數據進行帶通濾波所耗費的運算量就特別大，例如信號的數字化采樣率為30.72 MHz，濾波器為33階FIR濾波器，則濾波操作需要1 013 M次乘法和980 M次加法，常規DSP難以承受。所以必須對混頻后的信號進行降速處理，這就是下變頻器主要完成的工作，如圖1所示。
1 原理實現
1.1 系統原理實現
數字下變頻器輸出信號的后續處理，主要是完成信號解調、解碼、抗干擾、自適應均衡以及信號參數估計等工作[3]。由于正交分解后的I/Q兩路基帶信號對上述后續處理通常帶來很大的方便和良好的性能，因此本設計采用了正交兩路處理的典型結構。圖2是本設計的結構框圖。主要包括：數控振蕩器、混頻器、改進的級聯積分梳狀（MCIC）濾波器、半帶（HB）濾波器、抽取器、可編程FIR濾波器、控制模塊。
模擬中頻信號由前端的模數轉換器采樣而得到數字中頻信號，數字信號先與數控本振產生的兩路正交本振信號進行混頻，將數字中頻搬移到基帶。由于ADC在中頻進行采樣，采樣速率有可能很高，而混頻后得到的數據率和采樣速率是一致的。如果直接利用FIR濾波器來實現的話，根本無法達到這個處理速率。因此混頻后的信號先通過CIC濾波器和HB濾波器，然后進行抽取，降低數據率，再由FIR濾波器進行濾波。由于CIC濾波器的系數都為1，因此實現非常簡單，只有加減運算，硬件實現時可達到較高的處理速率，適合作抽取系統中的第一級并進行較大倍數抽取的工作。但CIC濾波器阻帶衰減的特性不是很好，通常需要采用五級CIC濾波器級聯的方式加大阻帶衰減，抽取因子為2～16。由于CIC濾波器的帶內平坦度不是很好，因此在其后端加了一個補償器，把它們合稱為改進的CIC（MCIC）濾波器。HB濾波器由于其系數幾乎一半為零，濾波時運算量減少一半，因此被作為第二級低通濾波器。HB濾波器處理后的信號的抽取因子固定為2，特別適合采樣率降低一半的要求。通過MCIC濾波器和HB濾波器濾波抽取后，基帶信號由最初的高數據率被降到較低的速率，適于后級FIR濾波器處理。
1.2 數控振蕩器實現原理
數控振蕩器是本地頻振蕩信號的發生機構。其功能主要是產生一個振蕩頻率為中頻的理想正弦和余弦序列[4]。它是決定系統性能的最主要的因素之一。本文的數控振蕩器采用直接數字頻率合成技術來實現。
直接數字頻率合成技術DDS（Direct Digital Frequency Synthesis）是從相位概念出發直接合成所需波形的一種新的頻率合成技術。近年來，技術和器件水平不斷發展，這使DDS技術也得到了飛速的發展，完成了頻率合成技術的一次飛躍，是目前運用最廣泛的頻率合成技術。DDS的基本組成結構如圖3所示。
1.5 可編程FIR整形濾波器實現原理
在數字下變頻器的多級高效數字濾波器模塊中，最后一級一般要使用可編程的FIR濾波器對整個信道進行濾波。信號經過前級的MCIC濾波器、半帶濾波器抽取濾波后，輸入到FIR濾波器的采樣速率相對來說已經較低了，所以在能實時處理的前提下，可以適當提高濾波器的階數。更高階的FIR濾波器，能使濾波器的通帶波動、過渡帶寬、阻帶衰減等指標能夠設計得較好[7]。
該FIR濾波器的設計目標是盡可能地讓期望信號通過，同時盡可能地抑制無用信號。對濾波器幅頻特性而言，就是通帶波動盡可能小、通帶寬度盡可能與有用信號帶寬盡可能一樣、過渡帶盡可能窄、阻帶衰減盡可能大。本文所設計的可編程FIR濾波器是直接調用IP核來實現的，階數為64階，仍然采用串并結合的結構來實現。
2 系統的驗證
本設計所選擇的FPGA芯片為XILINX公司的VirtexII3000。芯片資源利用情況如表1所示。
選取輸入信號為x=cos（2π（fc+f1）t+0.003 2cos2π（fc+f0）t），其中f1=0.3 MHz，f0=0.2 MHz，fc=30 MHz，選取的采樣頻率為fs=80 MHz，抽取系數CW1=4，CW2=4，CW3=1，即第一級CIC濾波器進行5倍抽取，第二級CIC濾波器進行5倍抽取，整個系統對其進行100倍抽取時，雙路輸出復信號的幅度頻譜如圖6所示。由頻譜圖可以看出數字下變頻器的動態范圍大于50 dB。
本文主要研究的內容是基于FPGA的數字下變頻器的設計。首先根據客觀要求和可用資源總數論證了數字下變頻器整體的設計方案，然后根據設計方案將整個設計模塊化，采用自頂向下的模塊化設計的思想，完成各個模塊的設計。通過配置各抽取引腳，可以實現8~1 024倍的抽取。最后以正弦信號為測試信號，測得系統的最大動態范圍大于50 dB。
參考文獻
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