摘 要： 隨著芯片集成度的提高及封裝技術的發展，系統設計與調試變得越來越困難，基于Quartus II軟件自帶的第二代系統級調試工具SignalTap II，采用EP4CE15F17C8的FPGA開發板為實驗平臺，以AD9280為核心進行數據采集系統的設計和調試。結果表明，采用SignalTap II可以有效地提高系統設計效率，增強對系統內部數據變化的監測，為復雜的數字系統設計調試提供了一種高效、便捷的方法。
關鍵詞： FPGA； 嵌入式邏輯分析儀； SignalTap II； 數據采集

    隨著FPGA技術應用的日益廣泛，特別是可編程單芯片系統（SoPC）技術的發展，使得FPGA的設計任務越來越復雜，芯片內部具體工作變得集成化、不可視化。為了提高設計的高效性，更加方便地觀察內部工作情況，這樣設計人員就需要一種簡易有效的調試工具，以盡可能縮短調試時間、監視內部狀態。傳統的FPGA系統設計方法測試復雜，由于芯片封裝形式、引腳數量等條件的變化顯現出很多不足。針對這些問題，本文以數據采集系統設計為例， 提出了一種高效系統硬件調試方法[1-3]。
    SignalTap II是由Altera公司推出的Quartus II設計軟件中的硬件調試工具，它通過在工程中引入嵌入式邏輯分析儀ELA(Embedded Logic Analyzer)，利用FPGA的內部資源，將片外調試工具的邏輯移植到片內，直接在片內實現系統調試，即通過JTAG接口將外界數據移植到FPGA內部SRA1M進行存儲，不斷地在Quartus II軟件環境中刷新數據顯示[4-7]。本文以高速ADC數據采集系統進行系統設計與調試為例，進行說明。
1 系統總體框圖及工作原理
    系統前期設計主要用到外圍的信號調理和A/D轉換模塊，后期通過FPGA芯片,利用SignalTap II工具對轉換得到的信號進行操作。系統工作原理：首先，由外界的帶干擾信號源產生-5 V~+5 V的模擬信號經過信號調理電路，經過A/D轉換器的轉換，將模擬信號變成了數字信號，在FPGA控制下進行數字信號處理，并且通過SignalTap II工具對數據采集系統進行硬件調試。系統總體框圖如圖1示。

2 硬件部分設計
2.1 前端采集電路
    本文數據采集系統的ADC電路模塊設計由信號輸入接口、調理電路和高速ADC芯片組成。前端ADC數據采集電路設計如圖2所示。

    系統采用了AD9280作為A/D模數轉換芯片，它是ADI公司推出的一款性能優良的轉換器，具有8 bit分辨率，最高可達32 MSPS的轉換速度。ADC數據采集系統模塊的AD9280轉換電路理論設計中，模擬信號輸入由AD9280的AIN端口流入,并且保證模擬信號輸入的幅值范圍是0~2 V。在系統設計具體實現過程中，保證幅值在-5 V~+5 V的范圍模擬信號從輸入端輸入，首先經過由AD8065芯片構建信號調理電路，使信號幅值轉換成0~2 V,使其能夠適合接入AD9280芯片中。其中轉換公式為：
 
2.2 頂層模塊電路設計
    由圖1所示，選用Quartus II工具，將ADC電路模塊與SignalTap II邏輯模塊連接到一起進行硬件調試[8-10]。頂層模塊電路設計如圖3所示，系統數據的調試、驗證轉換到系統內部實現，免去了采用外接大量資源進行調試，降低了系統的外部的資源消耗。

    圖3中，FPGA系統時鐘CLOCK,頻率為50 MHz，作為AD模塊采樣的時鐘，也作為硬件調試工具SignalTap II的采樣時鐘信號；AD_DB[7..0]作為經過信號調理后的模擬信號進入A/D轉換器中，經過ADC模塊轉換為8 bit的數字信號AD_OUT[7..0]輸出，進入存儲器模塊用于SignalTap II的測試模塊。
3 軟件部分設計
3.1 系統軟件設計
    系統軟件設計流程圖如圖4所示。根據FPGA開發流程進行設計，詳細列出了SignalTap II文件的設置流程。首先通過Verilog HDL語言編寫FPGA程序，編譯通過后，通過Tools/SignalTap II Logic Analyizer 建立.STP文件，將數據采集系統實例添加到文件中并配置該文件的參數，保存編譯并下載程序，運行調試，改進設計。

文件進行配置，設置采樣時鐘為CLOCK，該項對應顯示信號波形的分辨率，SignalTap II在采樣時鐘的上升沿暫存被測信號；采樣深度為8 KB，其中存儲模式(buffer acquisition mode)選擇連續存儲模式；設置觸發條件為basic由系統自動捕獲相應的數據，協助調試設計。將.STP文件配置完成保存、重新編譯工程，通過JTAG模式下載.SOF文件到FPGA 中。AD_DB為系統的AD輸入信號，AD_OUT[0]到AD_OUT[7]為模擬量經過A/D轉換后得到的數字量的結果。
    系統測試時，模擬信號經輸入端口輸入正弦信號，打開.STP文件， 點擊“Autorn Analysis ”選項即可以查看待測信號波形，可以根據需要選擇波形的顯示方式。測得本系統AD9280轉換器的輸出信號波形如圖6所示。AD_DB記錄顯示輸入模擬信號波形，被采集系統量化后，采樣數據由AD_DB[0]~AD_DB[7]的8 bit方波顯示；實驗調試方法，首先可以通過觀察對比AD_DB波形是否符合模擬信號輸入波形;其次,觀察AD_DB[0]~AD_DB[7]每一位數據的變化，進行對比驗證，從實時處理的界面上監視系統內部情況，從顯示結果觀察系統內部邏輯狀況，核對數據采集過程中數據的誤碼、丟失等現象，幫助開發人員及時查找錯誤，進而縮短開發周期。

    使用SignalTap II工具，系統調試不需要外接專用的儀器，它在器件內部觸發捕獲節點信息進行分析、判斷系統存在的故障；系統調試減少成本，降低設備要求，方便系統調試，拓寬調試環境；系統調試時間明顯縮短，測試變得簡單、可靠。本文以AD9280為核心構建的ADC數據采集系統為例進行設計,結果表明,數字系統采用SignalTap II工具可以很方便地監測系統內部數據變化，降低了系統設計與驗證時間，縮短了設計周期，對提高復雜系統設計效率有重要意義。
參考文獻
[1] 劉付斌,邵高平,李建新.通用數據采集平臺ADC電路的可靠性設計[J].微計算機信息,2005,21(4)：92-93.
[2] 郭寶鋒,韓壯志,何強,等.基于嵌入式邏輯分析儀SignalTapII 的系統調試技術研究[J].微計算機應用,2011,32(10)：53-57.
[3] 郭佳佳,胡曉菁,王永良.使用SignalTapII邏輯分析儀調試FPGA[J].今日電子,2005,5(1)：45-47.
[4] 李娜,孟令軍,張會新. FPGA系統內部邏輯在線測試技術研究[J].國外電子元器件,2008,7(1)：7-9.
[5] 孟令軍, 李娜. 基于FPGA的內部邏輯在線測試技術研究[J].電測與儀表,2008,45(515)：34-37.
[6] Alter. QuartusII handbook version11.0[EB/OL]. http://www.altera.com/2011.5.
[7] 王海華.SignalTap II在FPGA系統調試中的應用[J].黃石理工學院學報, 2009,25(2)：12-15.
[8] 袁火平,盧艷娥,李曉明,等.基于Signaltap II的高速數據采集系統[J].數采與監測,2008,24(9-1)：128-129.
[9] 楊振家,劉穎杰,鄧芳芳,等.高速信號采集存儲及傳輸系統的設計與實現[J].電子技術應用,2012,38(9)：8-10.
[10] 全衛澤,阮軍,黃成.基于FPGA的脈搏信號采集系統設計[J].微型機與應用,2013,32(15)：73-75.