摘  要： 在Quartus II軟件平臺的基礎上，基于VHDL語言及圖形輸入，采用FPGA設計了一款數字秒表，同時，給出了數字秒表系統設計方案及各個功能模塊的設計原理。通過對系統進行編譯、仿真，并下載到Cyclone系列EP2C5Q208C8器件中進行測試，結果表明，本設計能實現計時顯示、啟停、復位及計時溢出報警功能。
關鍵詞： 數字秒表；VHDL；FPGA

　數字秒表是一種常用的計時工具，以其價格低廉、走時精確、使用方便、功能多而倍受廣大用戶的喜愛[1]。而基于FPGA的設計是當前數字系統設計領域中的重要方式之一[2]。同時，基于FPGA的片上系統與基于專用集成電路（ASIC）的片上系統相比，具有風險小、開發周期短、成本低、可擦寫等優點[3]。其可以完全由用戶通過軟件進行配置和編程，從而完成某種特定的功能，且可以反復擦寫。在修改和升級時不需額外地改變PCB電路板，只是在計算機上修改和更新程序，使硬件設計工作成為軟件工作，從而縮短了系統的開發周期，提高了實現的靈活性并降低了成本。本文基于FPGA開發平臺，采用VHDL硬件描述語言設計了一款數字秒表，實現了以下功能：按鍵1（K1），啟動和停止秒表；按鍵2（K2），復位（清零）；蜂鳴器實現溢出報警；數碼管實現計時顯示。
1 基于FPGA的數字秒表設計
1.1 系統設計
　數字秒表常用于體育競賽以及各種要求有較精確計時的場合，其主要指標參數和功能要求有：精度及分辨率，計時長度，啟、停，復位等。根據設計的指標及功能要求，系統分為分頻模塊、計數模塊、顯示控制模塊和譯碼、顯示模塊，其總體結構框圖如圖1所示。分頻模塊將FPGA開發板提供的50 MHz時鐘信號進行分頻，得到計數及數碼管動態掃描顯示所需的頻率；計數模塊由十進制和六進制計數器組成，用于實現秒表計時功能，其輸出數據首先送給顯示控制模塊，該模塊的主要功能是實現數碼管的動態掃描顯示控制，提供顯示的位選控制信號和段選控制信號；最后是譯碼、顯示輸出，將計時時間進行譯碼并正確顯示在數碼管上。

1.2 子模塊功能設計與仿真
1.2.1 分頻模塊
　分頻模塊的主要作用是將較高頻率的輸入時鐘信號進行分頻，產生設計所需頻率的時鐘信號。模塊框圖如圖2所示。FPGA開發板提供的時鐘信號頻率為50 MHz，而設計要求秒表精度為0.01 s，即需要計數時鐘頻率為100 Hz，同時顯示掃描頻率需1 kHz，因此，通過分頻模塊對時鐘信號進行分頻，得到100 Hz和1 kHz的時鐘信號，分別提供給計數模塊和顯示控制模塊。該模塊VHDL程序如下。

ENTITY f_div IS
        PORT（
        clk：IN STD_LOGIC；
        fout100，fout1k：OUT STD_LOGIC）；
        END f_div；
ARCHITECTURE one OF f_div IS
signal f100：std_logic；
signal f1k：std_logic；
    BEGIN
process （clk）
variable count：integer range 0 to 25e4-1；
begin if clk ′event and clk=′1′ then
if count=25e4-1 then f100<=not f100；
count：=0；
else count：=count+1；
end if；
end if；
fout100<=f100；
end process；
process（clk）
variable count1：integer range 0 to 25e3-1；
begin if clk ′event and clk=′1′then
if count1=25e3-1 then f1k<=not f1k；
count1：=0；
else count1：=count1+1；
end if；
end if；
fout1k<=f1k；
end process；
END one；
1.2.2 計數模塊
　計數模塊是秒表的核心模塊，完成計時功能。本設計要求秒表分辨率為0.01 s，即10 ms，最大計時為：59 min，59.99 s。因此，該模塊包括4個十進制計數器和兩個六進制計數器。通過十進制和六進制計數器的級聯組合，分別產生秒表的百分秒（0~99）、秒（0~59）和分（0~59）。十進制計數器為異步復位、同步使能計數器，其程序代碼如下。
entity counter10 is
port（clk，rst，en：in std_logic；
cq：out std_logic_vector（3 downto 0）；
cout：out std_logic）；
end counter10；
architecture behav of counter10 is
begin
process（clk，rst，en）
variable cqi：std_logic_vector（3 downto 0）；
begin
         if rst=′0′ then cqi：=（others=>′0′）；
      elsif clk ′event and clk=′1′ then
       if en=′1′ then
        if cqi<9 then cqi：=cqi+1；
         else cqi：=（others=>′0′）；
          end if；
      end if；
end if；
       if clk ′event and clk=′1′ then
       if cqi=9 then cout<=′1′；
  else cout<=′0′；end if；
end if；
   cq<=cqi；
end process；
end behav；
　十進制計數器的仿真波形如圖3所示。

1.2.3 數碼管動態掃描顯示模塊
　通過分頻模塊和計數模塊，已可以實現秒表的計時功能，接下來要將秒表的計時時間通過數碼管顯示出來。數碼管顯示方式有靜態顯示和動態掃描顯示，本設計采用數碼管動態掃描顯示方式。
?。?）數碼管動態掃描顯示原理分析
　數碼管顯示的方式有靜態顯示方式和動態顯示方式兩種。靜態顯示的特點是每個數碼管的段選必須接一個8位數據線來保持顯示的字型碼。當送入一次字型碼后，顯示字形可一直保持，直到送入新字形碼為止。這種方法的優點是占用CPU時間少，顯示便于監測和控制，缺點是硬件比較復雜、成本高。因此，在實際應用中，一般采用動態顯示方式，即所有數碼管的段選都并聯在一起，由位選線控制哪一位數碼管有效。所謂動態顯示即輪流向各位數碼管送出字型碼和相應的位選，利用發光管的余輝和人眼視覺暫留作用使人感覺數碼管是同時顯示的。在編程時，需要輸出段選和位選信號，位選信號選中其中一個數碼管，然后輸出段碼，使該數碼管顯示所需的內容，延時一段時間后，再選中另一個數碼管，再輸出對應的段碼，高速交替。在動態顯示程序中，各個位的延時時間長短是非常重要的，如果延時時間長，則會出現閃爍現象；如果延時時間短，則會出現顯示暗且有重影。
?。?）顯示控制部分
　根據對數碼管動態掃描顯示原理的分析，結合設計的功能要求，選用開發板上6個共陰數碼管掃描輸出顯示秒表的分、秒和百分秒，掃描頻率一般只要超過人眼的視覺暫留頻率24 Hz以上就可以點亮單個數碼管而不閃爍，本設計采用1 kHz掃描頻率。位選模塊框圖如圖4所示。

位選程序代碼如下所示。
entity sel is
port（clk：in std_logic；
sel：out std_logic_vector（2 downto 0））；
end sel；
architecture one of sel is
signal CY：std_logic_vector（2 downto 0）；
begin
process（clk）
begin
if clk ′event and clk=′1′ then
    CY<=CY+1；
end if；
sel<=CY；
end process；
end one；
　顯示控制原理示意圖如圖5所示。位選信號在1 kHz時鐘的作用下循環掃描每位數碼管，使各數碼管高速交替顯示輸出所送入的數據信號。在顯示控制模塊的作用下數碼管分別顯示對應內容：秒表的分、秒和毫秒，比如：顯示10：59：96，即10分59.96秒。顯示控制模塊框圖如圖6所示，顯示控制程序如下所示。

entity weiselcon is
port（sel：in std_logic_vector（2 downto 0）；
            min1，min0，sec1，sec0，microsec1，microsec0：in
std_logic_vector（3 downto 0）；
      Q：out std_logic_vector（3 downto 0））；
end；
architecture behav of weiselcon is
begin
process（sel，min1，min0，sec1，sec0，microsec1，microsec0）
begin
case（sel）is
when "000"=>Q<=min1；
when"001"=>Q<=min0；
when"010"=>Q<=sec1；
when"011"=>Q<=sec0；
when"100"=>Q<=microsec1；
when"101"=>Q<=microsec0；
when others=>Q<="1111"；
end case；
end process；
end behav；
?。?）譯碼、顯示部分
　LED數碼管是由8個發光二極管封裝而成的，每段為一個發光二極管，其字形結構如圖7所示。選擇點亮不　同的段，可以顯示出不同的字形，例如，當“a，b，c，d，g”字段被點亮時，顯示字符“3”。

　譯碼、顯示部分的主要作用是將顯示控制模塊輸出的二進制數據轉換成0~9的十進制數據在數碼管上顯示。其VHDL代碼如下所示。
process（data）begin
case data is
when"0000"=>Y<="0111111"；--顯示字符"0"
when"0001"=>Y<="0000110"；--顯示字符"1"
when"0010"=>Y<="1011011"；
when"0011"=>Y<="1001111"；
when"0100"=>Y<="1100110"；
when"0101"=>Y<="1101101"；
when"0110"=>Y<="1111101"；
when"0111"=>Y<="0000111"；
when"1000"=>Y<="1111111"；
when"1001"=>Y<="1101111"；--顯示字符"9"
when others=>Y<="0000000"；end case；
end process；
2 基于FPGA的數字秒表的實現
　在Quartus II開發平臺上實現了數字秒表系統設計，其原理框圖如圖8所示。

　對系統整體進行了仿真分析，其仿真波形如圖9所示。

3 編程下載與測試
　本系統采用VHDL硬件描述語言完成了編程，并在Quartus II集成開發環境下進行了綜合、編譯和仿真分析，最后將設計引腳與硬件電路進行適配，將程序代碼通過下載器下載至FPGA，本設計采用的是EP2C5Q208C8 FPGA。經過調試與驗證，系統實現了如下功能：（1）具有復位功能，任何時刻都可以進行清零復位，復位時顯示00：00：00；（2）具有啟動、停止功能，可以實現秒表計時開啟和計時中斷停止，計時時長為59分59.99秒；（3）具有溢出報警功能。本系統實現了設計指標要求。
　本設計基于FPGA開發平臺，采用模塊化設計思想、VHDL硬件描述語言和原理圖輸入方法，并經過實際電路測試，達到了預期的設計指標要求。與普通電子秒表系統相比，該系統具有外圍電路少、精度高、集成度高、可靠性強等優點[4]。除此之外，也是基于FPGA的數字系統最為突出的特點，即當系統需要升級，或更新某項設計指標時，用戶不需要重新設計或更換硬件電路，只需要通過軟件修改程序即可，這樣既可以節約成本，也可以大大縮短設計周期。
參考文獻
[1] 樊金榮，謝智文.數字倒計時秒表的設計與實現[J].中南民族大學學報，2005，24（1）：79-80.
[2] 孫富明，李笑盈.基于多種EDA工具的FPGA設計[J].電子技術應用，2002（1）：70-71.
[3] 崔健，劉晉.基于FPGA嵌入式系統的研究與應用[J].微型機與應用，2010（3）：8-10.
[4] 楊遠成，趙創社，雷金利.基于FPGA的數字秒表的設計[J].現代電子技術，2008（12）：52-53.