隨著數字化技術的高速發展，模/數轉換電路（ADC）逐步向高速、高精度、低功耗的趨勢發展。無線通信系統、高速存儲系統和千兆以太網等高速系統要求ADC的采樣速率在1 GHz以上。出于速度上的考慮，Flash結構ADC多應用于此類系統中[1]。目前，高速系統對所接收的寬帶模擬信號進行DSP（Digital Signal Process）處理時，一般都要求ADC的轉換精度達到6～8 bit。ADC眾多結構中的并行結構最適合這類高速系統[1]。
    并行的ADC系統結構也有多種，包括全并行、兩步式、折疊和插值等。對于前述應用領域的高速ADC系統，應用最多的是折疊插值結構[2]。在此結構中，對前端采樣保持放大器的要求很高，因為前端采樣保持放大器的帶寬是整個ADC系統模擬帶寬的決定因素。為了降低前端采樣保持放大器的設計復雜程度，節省資源，可采用分布式采樣保持（S/H）電路[3]。
    在分布式采樣保持電路模塊中，采樣開關失配所造成的隨機失調會影響采樣時間的精度性，進而影響ADC線性度。一般可以通過增大開關管尺寸來抑制這個現象，但這樣又會引起功耗增大、寄生電容增大等不利因素。
    本文提出了一種可有效提高INL的基于電容平均網絡的失調平均技術。電容平均網絡利用分布式S/H電路的保持電容和一系列平均電容實現。該技術可以抑制70％的INL誤差，并且對DNL誤差也有很明顯的抑制作用。相比較電阻失調平均技術[4]，電容失調平均技術有極低的靜態功耗，并且對INL誤差的抑制優于電阻平均網絡。
1 電阻失調平均技術
    電阻失調平均技術的最初形式由Kattmann和Barrow提出，應用于BJT工藝的典型Flash ADC結構[4]。隨著MOS工藝的發展，電阻失調平均技術越來越多地應用于MOS工藝的Flash ADC中，使ADC的DNL和INL指標都得到改善[5-7]，且DNL的改善更加明顯。通過改變平均電阻的大小，可以調節DNL、INL的改善程度，隨著平均電阻阻值的減小，DNL、INL的改善情況更加明顯[8-10]。
2 電容失調平均技術
    本文中提出了一種電容平均網絡的失調平均技術，即在分布式S/H電路的輸入端加入電容平均網絡。圖1是帶電容平均網絡的差分分布式S/H電路，其中Ci是S/H電路中的電容，Cn是失調平均電容，兩者共同構成電容平均網絡。

   


    電容失調平均網絡對INL和DNL的抑制比的結果如圖3所示?？梢钥闯鲭S著Cn的增加，INL和DNL都迅速降低，且INL的減小速度明顯高于DNL的減小速度，幾乎達到4倍以上。

    當分辨率為8 bit時，引入電容失調平均網絡使平均電容Cn等于Ci，圖4顯示了此條件下DNL、INL的變化情況?？梢钥闯鯠NL、INL減小了70％以上，得到了明顯的改善。隨著Cn的增大，DNL、INL的抑制會明顯增加。
3 電容平均網絡設計優化
    在實際電路中，所采用的電容失調平均網絡不可能是無限長的，對于有限長的電容平均網絡，其兩端邊界一定會對電路產生影響。針對這種情況，一般采取的方法是在兩端增加足夠的相同結構電路，使邊界產生的影響在有限長的電路網絡中變得很小，不影響其功能。這些電路稱為冗余(overrange)電路[4]。在此電容平均網絡中加入冗余放大器和相應的平均電容就可以減小邊界的影響。但是加入過多的冗余電路又會帶來其他問題，比如功耗的增加、輸入信號擺幅的降低等。
    為了解決這些問題，需要對電容平均技術進行優化。建立電容平均網絡的單邊靜態工作模型，如圖5所示，電壓U是比較器前端連接的參考電壓，在無限長網絡中，所有網孔電流都相等。為了使有限長網絡等效無限長電容平均網絡，只能改變電路中可以控制的平均電容Cn的值，使得每個網孔電流仍然相同，那么，除了邊界以外的所有其他電路部分看起來就和無限長網絡一樣。這樣就優化了電容平均技術，減小邊界的影響。為改變邊界處的平均電容值，設電容值為Cx，建立網孔電流方程為：
  

    所以，只要在電路中加入一個式(17)所表達的參考電壓值和兩端相應的冗余電路就可以完成電容平均網絡的優化。
    當Flash ADC電路應用了電容平均網絡后，其INL、DNL指標都得到了很大的改善。相對于電阻失調平均網絡，它對INL的改善更加有力，在物理實現上也相對精確。隨著對ADC電路的高速、高精度、低功耗特性越來越高的要求，電容誤差平均電路將為它提供更好的性能。
參考文獻
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