高速實時采集處理系統是現代以微處理器為核心的各種控制、實時監控、實時信號處理系統的核心組成部分。由于在控制、實時監控等領域對所監控信號精確度的要求越來越高，所以這種系統必須可以提供高速的采樣速率" title="采樣速率">采樣速率，以滿足在一定的時間內可以采集更多個采樣點的要求，使采樣系統更加精確。同時，又由于一些應用對于實時性的要求，系統必須在滿足高速采樣的條件下，還可以對信號進行快速、實時地處理。針對以上問題本文提出了一種既能滿足高速采樣要求，又能提供實時處理能力的數據采集處理系統的設計方案。
　　該方案根據實際要求，采用了美國德州儀器公司推出的TMS320C6713作為核心處理器。TMS320C6713是德州儀器公司推出的一款浮點型高性能DSP，主頻為167MHz，處理能力達到1200MFOLPS。其主要特點如下^[1]：
　　（1）采用了超長指令字（VLIW）體系結構，有8個獨立功能單元，32個32bit通用寄存器，一個時鐘周期同時執行8條32bit指令，且所有指令都是條件指令。
　?。?）硬件支持IEEE的單精度和雙精度指令，字節尋址（8、16、32bit 數據）。
　?。?）L1/L2存儲器結構，4KB一級程序緩存，4KB一級數據緩存，64KB二級緩存。
　　（4）16個獨立通道的EDMA，每個通道對應一個專用同步觸發事件，使得EDMA可以被外設中斷、EDMA傳輸完成等事件觸發。
　?。?）32bit外部存儲器接口（EMIF），與異步器件（SRAM、EPROM）和同步器件（SDRAM、SBSRAM）無縫連接，一共有256M可尋址范圍。
　　Altera公司的EP2C20F256是低功耗Cyclone II FPGA家族成員之一^[2]，具有18K個邏輯單元，240KB的嵌入式RAM，26個18×18的嵌入式乘法器，4個系統時鐘管理鎖相環，最大可達315個I/O口。本系統用此款FPGA設計了復雜的邏輯，充分利用了FPGA的優勢，使盡可能多的工作軟件化，這樣無論調試還是修改都極為方便。利用EP2C20F256在本系統中設計兩個軟FIFO作為DSP接收數據的緩存，這樣可以減少外部對DSP的中斷次數，提高DSP處理的效率。此外，還有與DSP接口的外圍電路，實現與DSP的無縫連接。
1 高速實時數據采集系統的硬件設計
　　系統由兩組A/D、D/A" title="D/A">D/A組成，一組為12bit，可配置：另一組是雙路10bit，可以通過軟件設置選擇哪一路A/D、D/A來工作。為了保證系統的高速實時性，用EP2C20F256（FPGA）設計了兩個軟FIFO，以減少對DSP的中斷次數。雖然總體會有延時，但避免了DSP中斷帶來的開銷。時鐘的同步設計對于系統的正常工作起到了至關重要的作用。DSP掛載了用兩片4M×16bit的SDRAM組成一個4M×32bit的SDRAM，以便與TMS320C6713的32位數據總線相匹配，充分利用6000系列DSP的性能優勢。DSP還掛載了一個128KB的ROM，用于固化程序。因為DSP的EMIF接口外接了多個存儲器（利用FPGA設計的FIFO及控制線），所以必須設計總線隔離使各個存儲器工作都與其他存儲器互不影響。此外，系統外圍包含了電源模塊、下載接口、時鐘同步與系統復位電路。系統的硬件示意圖如圖1所示。

1.1 基于 FPGA的兩個4M、12bit FIFO的設計
　　FIFO在整個系統中被用作輸入數據和輸出數據的緩存，最主要的目的就是減少A/D對DSP的中斷次數，將一個數據中斷一次變為2 048個數據中斷一次，這樣減少了中斷的斷點保護、現場保護等額外開銷，給處理數據爭取了盡可能大的時間，但是整體的時延將會增大，不過所引起的時延是在設計指標限定內。采用quartus II設計的FIFO結構圖如圖2^[2]所示，屬于異步FIFO，故與DSP的異步讀寫相匹配。

　　圖中，AOE、CE_wr_en_n、fifo1_rd_clk_ARE、fifo2_wr_clk_AWE、dspdata[11..0] 是與DSP的EMIF相接的信號，wruseword[11..0]再做些邏輯作為中斷信號給到DSP的INT4引腳，所有這些都按照標準異步時序[1～2]來完成與DSP的通信， Fifo1_wr_en、fifo1_wr_clk、AD2FPGA_data[11..0]用來與A/D完成數據的讀入。fifi2_read_clk、FPGA2DA_data[11..0]用來與D/A完成數據的寫出。
1.2 硬件系統中時鐘的提供與各設備間的同步
　　硬件系統中A/D、D/A、FIFO等設備的時鐘由DSP控制FPGA來產生，DSP通過EMIF接口把采樣速率通知FPGA，FPGA則根據這個信息用鎖相環將晶振的時鐘進行分頻，然后提供給A/D、D/A、FIFO。
　　本系統將A/D、D/A、FIFO由同一時鐘控制，這種同步關系保證了通信的穩定性。由于入FIFO與出FIFO是同一時鐘，在入FIFO收到一個數的同時，出FIFO也輸出了一個數據，從而避免了FIFO的上下溢出。
1.3 EMIF接口^[3]、總線隔離與地址空間的分配
　　EMIF接口是6000系列DSP以并行總線方式訪問外部設備的唯一途徑，它支持的同步器件包括SBSRAM、SDRAM，異步器件包括SRAM、ROM以及FIFO等，本系統中SDRAM、Flash ROM、FIFO都是通過EMIF與DSP進行通信的。
　　因為這些器件都是通過同一數據總線和地址總線進行數據通信，所以需要進行總線隔離，本系統在每個器件前都加了三態門，通過EMIF的控制總線，如ARE、AWE、AOE、CE和地址總線進行控制，以使DSP在訪問一個器件時其他器件都為高阻狀態。
　　C6713的地址空間被分為四個部分：CE0、CE1、CE2、CE3。本系統將CE0作為SDRAM的尋址空間，CE1作為Flash ROM的尋址空間，CE2作為FIFO與DSP之間數據信息的尋址空間，CE3作為FIFO與DSP間控制信息的尋址空間。
1.4電源管理、JTAG接口和FPGA配置芯片^[4]
　　本系統需要外部直接提供一個5V的電源，電源的輸出電流不能小于3A，這個數據是根據所有器件的功耗算得的。系統中需要的其他電壓，如3.3V、2.5V、1.8V、1.2V等由若干電源芯片如MAX660、MAX603、MAX604從5V變壓得到。
　　本系統對DSP和FPGA都提供了程序下載口，TMS320C6713（DSP）的七個JTAG仿真腳/TRST、TMS、TDI、TDO、TCK、EMU1和EMU0連接到一個14腳雙排插頭上，可與XDS510仿真器相連，系統調試時可通過PC機下載程序進行調試。EP2C20F256（FPGA）的TMS、TDI、TDO、TCK接到一個10腳雙排插頭上，作為JTAG模式的下載口。
　　此外，FPGA還需要加上一個配置芯片EPCS4SI8，作用類似于DSP的Flash ROM，把程序固化在里面，在每次上電時配置芯片的程序會加載到FPGA中。
2 高速實時數據采集系統的軟件設計
　　整個系統的工作流程如圖3所示，分為初始化DSP、初始化FPGA、等待中斷、中斷處理幾個過程。DSP程序由DSP BIOS和CSL相結合完成。