存儲器，也稱之為內存，其分類關系如下圖：

在PCB 設計的過程中，關注的是它們存取數據的速率，這個速率關系的細節的處理。

如，速率高的內存顆粒，PCB 設計時為了減小串擾，盡量拉大信號線的間距；同時，由于

速率不同，控制蛇形線的誤差范圍也不一樣；

下文結合FLASH、SDRAM、DDR2 來介紹布局布線設計要點。這里先概述一下布局和

布線。

布局：內存中的數據是用來被控制器（CPU,如DSP、MCU、ARM、FPGA 等）讀寫的，

因此需要結合PCB 單板尺寸、器件密度、走線密度情況，選擇合適的位置擺放；至于那些

去耦電容、儲能電容時必不可少的，怎么擺放，就不再贅述。如果還有匹配電阻如串阻、上

下拉，結合它們的作用來擺放。

布線：首先要對信號線分類，然后然后分好組，處理這兩步后，后續的走線、繞等長等，

同一組的按統一標準處理就行了。在這里將信號線分為三類：數據信號、地址信號、控制信

號。對于PCB 設計工程師，首先要培養出在原理圖中識別信號種類的能力，然后能夠在PCB

中能把分類的信號線進行分組。通俗的分組方法：數據組和地址組。

數據組：在這里舉例說明一下，如果有一片只有8 位的SRAM，自然分成一組。如果

是一顆16 為的DDR2，數據組可以分成高低各8 為的兩組。小組成員自然是數據信號線，

可能會有其他信號線，如DDR2 的一組信號線中，要包含相應的數據掩碼信號和數據鎖存

信號。

地址組：包含地址信號線和控制信號線，時鐘信號也屬于地址組。

上面說過同一組的按統一標準處理，主要指以下兩點：

a. 同一組盡量走在同一層；

b. 同一組在控制等長時標準一樣，可以和其他組不一樣，這算是自治；當然也不能太離譜，

不能出現一個地球標準、一個火星標準；

接下來結合具體設計來講解。

FLASH 設計

Flash 的速率一般比較低，因此在布局和布線方面放的比較寬松。首先分析原理圖，如

下圖，分清數據類型：

從圖中示例，Flash 的電源和地管腳很好識別；經判斷DQxx 為數據信號；Axx 為地址

信號；其他判定控制信號：這樣分析后，就可以在allegro 的規則管理器中對數據分組了。

如下圖：

這里沒有將數據再分成低8 位和高8 位，因為我評估過，分成一組，我這邊也有空間走

線和繞等長。因此，在設置時要靈活把握。

Flash 布局：不再詳述，看完后文，應該會找到門路。在此強調一點：擺放時，盡量留

足空間扇孔、扇線和繞等長；

Flash 布線：注意一下三點：

a. Flash 信號線需要控制阻抗，阻抗為50Ω；

b. 如果空間允許，信號線間距為3W；

c. 等長控制范圍：±200mil；

設計實例如下圖：

SDRAM 設計

前期思路和Flash 設計的思路一致，例如下圖所示原理圖：

從上圖中，信號的定義很清楚，Flash 設計中也講過，不再贅述。需要注意的是兩個信

號：DQML 和DQMH，這兩個信號是數據信號的掩碼信號，分別屬于低8 位和高8 位。因

此在分組時，分別把它們添加到低8 位組和高8 位組。這樣每個數據小組將有9 根信號線。

就這么升級下去，到DDR 還會加信號，每小組有10 位了；再升級到DDR2，甚至有一

對差分要加入數據小組。因此，在設計時，從原理圖中預演分類和分組時很必要，這個能力

一定要習得。

SDRAM 布局：盡量使信號線不要太長，潛臺詞---靠近控制器（xxx）放置；

對于1 片SDRAM，采用“點對點”拓撲，如下圖：

至于兩片的拓撲，可以看下文DDR2 設計的布局，布局要靈活，最好能舉一反三。

SDRAM 布線：

a. 分組：根據前面介紹的數據分類，數據組可分為低8 位和高8 位兩組：

低8 位：（BUS 名稱可自定義一個有意義的名稱）：D0~D7、DQML，共9 根信號線;

高8 位：D8~D15、DQMH，共9 根信號線;

注：有時候網絡名稱可能不這么命名，也要能夠識別出來；

地址和控制信號分成一組；

b. 信號線控制阻抗為50Ω，保持有完整的參考平面；

c. 拉大信號線間距，保持3W 間距；

d. 等長控制：參照時鐘等長；

e. 等長誤差控制范圍：數據組：±50mil；地址組：±100mil；

f. 在信號層換層的附近添加一些回流地過孔；

DDR2 設計

這里跳過了DDR 而直接介紹DDR2，在正式開始前，先大致說明一下DDR。

DDR 可以看作是SDRAM 的升級，相比較下，數據線分組分別出現了低8 位鎖存信號

（LDQS）和高8 位鎖存信號( UDQS)，此時每個小組有10 根信號線了；而地址、控制、

時鐘仍為一組，DDR 管腳如下示例：

而DDR2 是DDR 的升級，數據交換速率升高了；同時在管腳方面也有一些變化：DDR

的單端信號鎖存信號變成了一對差分信號，這樣一來，數據小組每組有11 根信號線。

另外一個變化就是工作電壓的變化，通常FLASH 為3.3V、SDRAM/DDR 為2.5V， DDR2

為1.8V，到后面的DDR3 變為1.5V，因為較低的電壓可以帶來電平更快的翻轉。

DDR2 的布線

和SDRAM 的要求類似；也有一些變化：

a. 由于有了差分信號線，差分信號阻抗控制為100Ω；

b. 差分需要做對內等長，誤差控制在5mil；

c. 等長誤差控制范圍要求更高：數據線：±20mil；地址±50mil；

d. 請注意VREF 電源，這個走線要求加粗15~30mil;濾波電容靠近DDR 管腳放置；

DDR2 的布局

前面分別介紹了FLASH 和SDRAM 的布局，僅為1 顆的情況下采用點對點的布局。在

存在多顆時，布局也比較固定。（布局時，器件間距控制，布局者自己把握）

2 顆內存顆粒，有兩種方式：關于控制器對稱放置和頂底對貼放置：如下圖實例：

這種布局，地址信號的拓撲結構，我們通常稱為遠端分支，也叫做”T” 型拓撲,地址信

號先接到正中間，然后分到兩邊的DDR，正中間的VIA 稱之為T 點;

當空間比較有限時候，采用頂底對貼的布局方式，地址部分依然可以采用上圖中的扇孔

方式，而數據部分的扇孔就比較麻煩了，需要手動調整。如下圖示例：

從上圖示例中可以看出：地址仍采用中間扇孔、數據需要手動扇孔，由于頂底對貼了

DDR,去耦電容只能擺放在四周了。

當有4 顆DDR 時，布局思路同兩顆類似：空間足夠，放在同一面，此時注意T 點的位置；空間比較有限時，先兩兩對貼，然后再采用T 型拓撲；其拓撲分別如下圖：

還有一種拓撲形式：菊花鏈，通常在DDR3 的布局中比較多的采用；還有一種菊花鏈

的形式：控制器驅動多路負載，如CPU 后掛的有SDRAM，同時夜游FLASH，這時候采用

菊花鏈拓撲：CPU---SDRAM---FLASH,優先保證速率高的信號拓撲。

關于DDR 布局，還有很多衍生的布局，如5 顆DDR2，其中有一顆是糾錯用的，通常

放在中間，它的地址線在做等長時，不再和其他4 顆放在一起了，其他4 顆內存也能形成比

較完美的T 型拓撲。

總而言之，基礎就是這些東西，關鍵是能夠理解它，這樣就可以靈活發揮了。