D2-D1)
　　過孔的寄生電容會給電路造成的主要影響是延長了信號的上升時間，降低了電路的速度。舉例來說，對于一塊厚度為50Mil的PCB板，如果使用內徑為10Mil，焊盤直徑為20Mil的過孔，焊盤與地鋪銅區的距離為32Mil,則我們可以通過上面的公式近似算出過孔的寄生電容大致是：C=1.41x4.4x0.050x0.020/(0.032-0.020)=0.517pF，這部分電容引起的上升時間變化量為：T10-90=2.2C(Z0/2)=2.2x0.517x(55/2)=31.28ps 。從這些數值可以看出，盡管單個過孔的寄生電容引起的上升延變緩的效用不是很明顯，但是如果走線中多次使用過孔進行層間的切換，設計者還是要慎重考慮的。
　　三、過孔的寄生電感
　　同樣，過孔存在寄生電容的同時也存在著寄生電感，在高速數字電路的設計中，過孔的寄生電感帶來的危害往往大于寄生電容的影響。它的寄生串聯電感會削弱旁路電容的貢獻，減弱整個電源系統的濾波效用。我們可以用下面的公式來簡單地計算一個過孔近似的寄生電感：
　　L=5.08h[ln(4h/d)+1]其中L指過孔的電感，h是過孔的長度，d是中心鉆孔的直徑。從式中可以看出，過孔的直徑對電感的影響較小，而對電感影響最大的是過孔的長度。仍然采用上面的例子，可以計算出過孔的電感為：L=5.08x0.050[ln(4x0.050/0.010)+1]=1.015nH 。如果信號的上升時間是1ns，那么其等效阻抗大小為：XL=πL/T10-90=3.19Ω。這樣的阻抗在有高頻電流的通過已經不能夠被忽略，特別要注意，旁路電容在連接電源層和地層的時候需要通過兩個過孔，這樣過孔的寄生電感就會成倍增加。
　　四、高速PCB中的過孔設計
　　通過上面對過孔寄生特性的分析，我們可以看到，在高速PCB設計中，看似簡單的過
　　孔往往也會給電路的設計帶來很大的負面效應。為了減小過孔的寄生效應帶來的不利影響，在設計中可以盡量做到：
　　1、從成本和信號質量兩方面考慮，選擇合理尺寸的過孔大小。比如對6-10層的內
　　存模塊PCB設計來說，選用10/20Mil（鉆孔/焊盤）的過孔較好，對于一些高密度的小尺寸的板子，也可以嘗試使用8/18Mil的過孔。目前技術條件下，很難使用更小尺寸的過孔了。對于電源或地線的過孔則可以考慮使用較大尺寸，以減小阻抗。
　　2、上面討論的兩個公式可以得出，使用較薄的PCB板有利于減小過孔的兩種寄
　　生參數。
　　3、PCB板上的信號走線盡量不換層，也就是說盡量不要使用不必要的過孔。
　　4、電源和地的管腳要就近打過孔，過孔和管腳之間的引線越短越好，因為它們會
　　導致電感的增加。同時電源和地的引線要盡可能粗，以減少阻抗。
　　5、在信號換層的過孔附近放置一些接地的過孔，以便為信號提供最近的回路。甚至可以在PCB板上大量放置一些多余的接地過孔。當然，在設計時還需要靈活多變。前面討論的過孔模型是每層均有焊盤的情況，也有的時候，我們可以將某些層的焊盤減小甚至去掉。特別是在過孔密度非常大的情況下，可能會導致在鋪銅層形成一個隔斷回路的斷槽，解決這樣的問題除了移動過孔的位置，我們還可以考慮將過孔在該鋪銅層的焊盤尺寸減小。
　　問：從WORD文件中拷貝出來的符號，為什么不能夠在PROTEL中正常顯示
　　復：請問你是在SCH環境,還是在PCB環境,在PCB環境是有一些特殊字符不能顯示,因為那時保留字.
　　問：net名與port同名，pcb中可否連接
　　答復：可以,PROTEL可以多種方式生成網絡,當你在在層次圖中以port-port時,每張線路圖可以用相同的NET名,它們不會因網絡名是一樣而連接.但請不要使用電源端口,因為那是全局的.
　　問：:請問在PROTEL99SE中導入PADS文件， 為何焊盤屬性改了
　　復：這多是因為兩種軟件和每種版本之間的差異造成，通常做一下手工體調整就可以了。
　　問：請問楊大蝦：為何通過軟件把power logic的原理圖轉化成protel后，在protel中無法進行屬性修改，只要一修改，要不不現實，要不就是全顯示屬性？謝謝！
　　復：如全顯示，可以做一個全局性編輯，只顯示希望的部分。
　　問：請教鋪銅的原則？
　　復：鋪銅一般應該在你的安全間距的2倍以上.這是LAYOUT的常規知識.
　　問：請問Potel DXP在自動布局方面有無改進?導入封裝時能否根據原理圖的布局自動排開?
　　復：PCB布局與原理圖布局沒有一定的內在必然聯系，故此，Potel DXP在自動布局時不會根據原理圖的布局自動排開。（根據子圖建立的元件類，可以幫助PCB布局依據原理圖的連接）。
　　問：請問信號完整性分析的資料在什么地方購買
　　復：Protel軟件配有詳細的信號完整性分析手冊。
　　問：為何鋪銅，文件哪么大？有何方法？
　　復：鋪銅數據量大可以理解。但如果是過大，可能是您的設置不太科學。
　　問：有什么辦法讓原理圖的圖形符號可以縮放嗎？
　　復：不可以。
　　問：PROTEL仿真可進行原理性論證，如有詳細模型可以得到好的結果
　　復：PROTEL仿真完全兼容Spice模型，可以從器件廠商處獲得免費Spice模型，進行仿真。PROTEL也提供建模方法，具有專業仿真知識，可建立有效的模型。
　　問：99SE中如何加入漢字，如果漢化后好象少了不少東西！  3-28 14:17:0 但確實少了不少功能！
　　復：可能是漢化的版本不對。
　　問：如何制作一個孔為2*4MM   外徑為6MM的焊盤?
　　復：在機械層標注方孔尺寸。與制版商溝通具體要求。
　　問：我知道，但是在內電層如何把電源和地與內電層連接。沒有網絡表，如果有網絡表就沒有問題了
　　復：利用from-to類生成網絡連接
　　問：還想請教一下99se中橢圓型焊盤如何制作？放置連續焊盤的方法不可取，線路板廠家不樂意?？煞裨谙乱话嬷屑尤脒@個設置項？
　　復：在建庫元件時，可以利用非焊盤的圖素形成所要的焊盤形狀。在進行PCB設計時使其具有相同網絡屬性。我們可以向Protel公司建議。
　　問：如何免費獲取以前的原理圖庫和pcb庫
　　復：那你可以的WWW.PROTEL.COM下載
　　問：剛才本人提了個在覆銅上如何寫上空心(不覆銅)的文字,專家回答先寫字,再覆銅,然后冊除字,可是本人試了一下,刪除字后,空的沒有,被覆銅 覆蓋了,請問專家是否搞錯了,你能不能試一下
　　復：字必須用PROTEL99SE提供的放置中文的辦法，然后將中文（英文）字解除元件，（因為那是一個元件）將安全間距設置成1MIL，再覆銅，然后移動覆銅，程序會詢問是否重新覆銅，回答NO。
　　問：畫原理圖時，如何元件的引腳次序？
　　復：原理圖建庫時，有強大的檢查功能，可以檢查序號，重復，缺漏等。也可以使用陣列排放的功能，一次性放置規律性的引腳。
　　問：protel99se6自動布線后，在集成塊的引腳附近會出現雜亂的走線，像毛刺一般，有時甚至是三角形的走線，需要進行大量手工修正，這種問題怎么避免？
　　復：合理設置元件網格，再次優化走線。
　　問：用PROTEL畫圖，反復修改后，發現文件體積非常大（虛腫），導出后再導入就小了許多。為什么？？有其他辦法為文件瘦身嗎？
　　復：其實那時因為PROTEL的鋪銅是線條組成的原因造成的，因知識產權問題，不能使用PADS里的“灌水”功能，但它有它的好處，就是可以自動刪除“死銅”。致與文件大，你用WINZIP壓縮一下就很小。不會影響你的文件發送。
　　問：請問：在同一條導線上，怎樣讓它不同部分寬度不一樣，而且顯得連續美觀？謝謝！
　　復：不能自動完成，可以利用編輯技巧實現。
　　liaohm問：如何將一段圓弧進行幾等分？
　　fanglin163答復：利用常規的幾何知識嘛。EDA只是工具。
　　問：protel里用的HDL是普通的VHDL
　　復：Protel PLD不是，Protel FPGA是。
　　問：補淚滴后再鋪銅，有時鋪出來的網格會殘缺，怎么辦？
　　復：那是因為你在補淚滴時設置了熱隔離帶原因，你只需要注意安全間距與熱隔離帶方式。也可以用修補的辦法。
　　問：可不可以做不對稱焊盤？拖動布線時相連的線保持原來的角度一起拖動？
　　復：可以做不對稱焊盤。拖動布線時相連的線不能直接保持原來的角度一起拖動。
　　問：請問當Protel發揮到及至時，是否能達到高端EDA軟件同樣的效果
　　復：視設計而定。
　　問：Protel DXP的自動布線效果是否可以達到原ACCEL的水平？
　　復：有過之而無不及。
　　問：protel的pld功能好象不支持流行的HDL語言？
　　復：Protel PLD使用的Cupl語言，也是一種HDL語言。下一版本可以直接用VHDL語言輸入。
　　問：PCB里面的3D功能對硬件有何要求？
　　復：需要支持Open