0 引言

　　隨著社會經濟和科學技術的發展，礦山開采技術越來越成熟，但地質的微震活動會引發很多災難[1]。目前，人們通過對微震數據的分析能夠預測微震發生的時間和位置，對礦山井下很多由于沖擊壓力危害帶來的災難問題得到一定程度的預防和治理，但在利用微震監測技術以及相關設備的性能方面還存在很多的缺陷[2]。針對這一情況，設計了一種基于FPGA的煤礦井下微震信息采集和傳輸系統。

1 微震信息采集系統總體設計

　　微震信號采集系統硬件框圖如圖1所示，主要由電源電路、前端調理電路、A/D轉換電路、FPGA及ARM系統及其接口電路、TF卡存儲電路、以太網控制器這幾大部分組成?？紤]到微震波特點，其采集的信號頻率范圍在20 Hz～500 Hz之間[3]，系統采用12路信息采集，選擇特殊的地震傳感器采集微震信號；采集的微震信號經過調理電路進行初步放大和模擬濾波處理，送往A/D轉換器；轉換后的數字信號送往FPGA，在FPGA中設計有高速緩存電路和數字濾波器，對信號進行緩存和數字濾波處理，處理后的數據經ARM通過以太網送往上位機。當與上位機連接中斷時，信息可臨時存儲在TF卡中[4]。

2 硬件設計

　　2.1 前端調理電路

　　由于采集的微震信號中包含大量的干擾信號，因此信號經過放大后還需要進行初步濾波[4-5]。圖2為前端調理電路，設計了一個正反饋雙T形50 Hz窄帶陷波器[6]，濾波后的信號送入OPA4350運算放大器，最后進入A/D轉換電路。

　　2.2 A/D轉換電路

　　當差分信號輸入到ADS1251中，首先進入4階∑-▽調制器進行調制，該調制器的調制時鐘來自系統時鐘分頻。調制好的信號進入ADS1251的內部數字濾波器，濾波器對信號進行加權、計算得出平均值。最后數據通過ADS1251的串行接口輸出，方便與后端處理器連接[7]。ADS1251的電路接口如圖3所示，由于ADS1251引腳電平為+5 V，與其連接的FPGA的引腳電平為+3.3 V，在兩個芯片之間需要增加電平轉移芯片，完成兩個芯片不同電平的匹配。ADS1251的CLK引腳和SCLK引腳使用74HCT244作為緩沖器，信號輸出引腳則使用74LCX244作為緩沖器。

　　ADS1251是24位的低功耗模數轉換器，輸出的最高位是符號位，其余23位為有效位。當外部采樣時鐘頻率為8 MHz時，采樣率fs=fclk/384=20.833 kHz，其中384個時鐘為一個周期。ADS1251工作模式有兩種，當DOUT/DRDY引腳輸出高電平時為同步模式，反之為掉電模式。為了保證12路采集信號實時同步到達服務器，本系統的ADS1251采用同步模式，并且每60 s向12路ADS1251發送一次同步信號。

　　ADS1251的數據轉換和同步由DOUT/DRDY引腳控制。當DOUT/DRDY輸出高電平時，表示ADS1251處于轉換狀態，當電平由高轉低時，轉換結束，數據被存入輸出寄存器中。然后DOUT/DRDY會連續輸出6個低電平和6個高電平，表示數據準備就緒，進入輸出狀態。數據從高位到低位經過24個SCLK周期后全部從寄存器中移出，DOUT/DRDY恢復低電平，等待下次轉換到來。因此，在新的轉換過程開始前，必須將所有數據位讀完，圖4（a）為ADS1251時序圖。

　　數據轉換的384個時鐘周期中，前36個為DRDY狀態，后348個時鐘為DATA狀態，這樣就可以保證24位數據讀取完畢后才進入下次轉換。如果SCLK不到24個時鐘周期，DOUT/DRDY引腳將保持未讀出的當前數據直到下一個轉換周期。如果超過24個周期，則DOUT/DRDY引腳為低電平。

　　綜上分析可知，FPGA對ADS的轉換控制中，保持與DOUT/DRDY信號同步非常重要，如果在最低數據位LSB還沒讀出前，DOUT/DRDY引腳就進入DRDY狀態，會導致LSB讀取失敗。

　　根據上述流程，通過Verilog編程，在QUARTUSII的嵌入式邏輯分析儀SIGNALTAPII上進行了仿真，仿真結果如圖4（b）所示。由仿真結果可以看出，在數據讀取狀態，12路通道能夠同時讀取信息。

　　2.3 FPGA中數據緩存及傳輸實現與仿真

　　乒乓操作是一種數據流的處理技巧，在處理大數據量的緩存和傳輸時，避免使用單個FIFO，讀寫操作不能同時進行，效率低下，因此常采用兩個FIFO的乒乓緩存機制來實現數據的無縫傳輸[8]。乒乓緩存的原理為：當系統對兩個緩存模塊的其中一個進行寫數據時，另一個緩存模塊則讀數據，當兩個模塊分別讀空和寫滿時，兩者通過節拍配合，互換讀寫操作。使用這種方法，寫入和讀出數據操作可以沒有任何停頓，因此可以完成數據的無縫緩存和傳輸[9]。

　　乒乓操作流程為：將采集到的數據首先寫入FIFO A，這時是沒有輸出的；當FIFO A寫滿后，輸入控制模塊會自動切換到FIFO B，將數據寫入FIFO B中，同時輸出控制模塊對FIFO A進行讀操作；當FIFO B寫滿時，輸入控制模塊會再次切換到FIFO A，進行寫操作，同時輸出切換到FIFO B。

　　基于乒乓緩存機制的優點，考慮采集的數據量很大，本文在FPGA中設計了兩個異步FIFO單元，對數據進行緩存和無縫傳輸。由于緩存單元前端是ADS轉換控制單元，對A/D采樣需要每分鐘進行一次同步，在同步期間，是沒有數據寫入緩存單元的，但是這并不影響數據的讀操作。乒乓緩存單元的整體思想是：不滿不讀，滿了讀完，讀空暫停。

　　為了保證兩個FIFO正常切換，需要設計專門的讀、寫控制模塊，簡化復雜的時序命令，并且避免出錯。其數據讀寫狀態控制過程如圖5所示。

　　由于采用乒乓操作讀寫數據，對單個緩存的空間要求降低，因此兩個緩存模塊的存儲寬度和深度都選擇為32 B。在QUARTUSII上對乒乓操作進行時序仿真，結果如圖6所示，FIFO A和FIFO B有“full”和“empty”兩種狀態，且讀寫操作總是交替進行的。由于讀操作的頻率為20 MHz，寫操作的頻率只有fw=(3.84 M/384)/24=0.417 kHz，可見，數據讀出快于寫入，在一個FIFO數據被讀空后，有較長的暫停時間，方便后面的濾波器對數據進行處理。

　　2.4 數字濾波器的設計與仿真

　　本文在FPGA中設計了一個32階的抽樣頻率為200 kHz、截止頻率為1 kHz的FIR低通濾波器[10]。在MATLAB中對濾波器進行仿真，得到的幅頻響應如圖7（a）所示，濾波器的輸入中含有大量噪聲，輸出信號噪聲明顯減小，如圖7（b）所示。從濾波前后的波形對比可以看出，FPGA中實現的濾波器，能消除大量的高頻噪聲，但是有一定的時間延遲，需要修正。

3 實驗測試與結果分析

　　為了測試系統采集微震信息是否準確有效，通過對傳感器不同的布放，進行了模擬現場實驗。在12路通道中選擇7、8、9、10、12這5個傳感器作為實驗通道，各通道對應的傳感器分布位置如圖8（a）所示。除12路傳感器外，其余4個傳感器分布點組成了一個正方形，12路傳感器位置在該正方形的中心點，傳感器的放置深度均為地下2 m。同時，設置前端調理電路的增益值為64。

　　圖8（a）中A點坐標處為人工震源點，實驗前，記錄各路傳感器及震源坐標，在確定系統正常后，在A點進行敲擊，各傳感器將檢測到的數據傳至上位機。

　　在上位機觀察到的采集信息如圖8（b）所示，其中距離震源非常近的12路傳感器最先采集到微震信息，且強度最高；另外幾路傳感器也監測到了微震信息，其中7路和9路相對于8路和10路，距震源較近，所以先檢測到微震波形，且幅度也較高。

　　震源定位的算法有很多種，在本次實驗中，上位機采用的是Geiger定位方法，其主要思想是將第一監測到微震信號的傳感器位置坐標作為迭代初值，將多路監測數據依次代入運算，最后得到較準確的震源位置。實驗得到震源定位結果如表1所示。

　　由于實驗條件和場地限制，傳感器都布置在同一平面內，對震源深度定位帶來較大誤差。要想得到更加精確的定位監測結果，還需要完善上述實驗，如擴大監測范圍，增加傳感器數量及采用立體布點等措施。

4 結語

　　微震波在預測地質運動趨勢中有非常重要的作用，通過對微震信號的實時監測和分析，可以判斷潛在威脅，有效規避煤礦采集作業過程中由于地質微運動引起的礦難。本文針對微震信號的特點，設計了一套基于FPGA的微震信號采集系統，該系統采用非常靈敏的微震檢波器采集微震信號，通過調理電路，對微震信號進行初步濾波和放大處理，然后通過24位∑-▽型模數轉換器ADS1251對其進行轉換，送入FPGA中進行緩存、濾波處理，最后通過以太網送入上位機。系統不僅速度快、運行穩定，且功耗低、體積小，系統結構簡單，可推廣到我國的煤炭行業，具有良好的應用前景。

參考文獻

　　[1] 劉建坡.深井礦山地壓活動與微震時空演化關系研究[D].沈陽：東北大學，2011(3).

　　[2] 李庶林.試論微震監測技術在地下工程中的應用[J].地下空間與工程學報，2009，5(1)：121-128.

　　[3] 郭來功，歐陽名三.一種高精度微震信息采集系統[J].儀表技術與傳感器，2013(11)：65-73.

　　[4] 余芳芳，郭來功，李良光.基于STM32F407的微震信息采集系統設計[J].工礦自動化，2014，40(7)：9-12.

　　[5] 襲江濤.基于FPGA的高精度地震勘探數據采集系統[D].成都：成都理工大學，2007(5).

　　[6] 蔣亞超，楊勇，李興東，等.三種雙T網絡陷波電路分析與比較[J].電子技術，2011(1)：70-72.

　　[7] 曹利波.ADS1251在微震檢測裝置中的應用[J].電子制作，2014(6)：10-11.

　　[8] 陳標龍，王保成，周江華.基于FPGA和FIFO技術的多串口系統設計與實現[J].計算機測量與控制，2013，21(10)：2835-2837.

　　[9] 謝廷婷，彭鼎祥，鄭積仕.一種多通道動態均衡先進先出緩存機制[J].太赫茲科學與電子信息學報，2013，11(6)：897-901.

　　[10] 韓建，何學蘭，魏運峰.基于FPGA的FIR數字濾波器算法的改進及仿真[J].光學儀器，2013，35(5)：56-70.