摘  要： 簡單介紹I2C總線協議，用Altera公司的FPGA（現場可編程門陣列）芯片設計I2C總線接口控制器，用于控制EEPROM（帶電可擦寫可編程只讀存儲器）的讀寫操作。

　　關鍵詞： I2C總線；FPGA；EEPROM

0 引言

　　隨著電子技術快速發展，有許多的IC需要相互之間進行通信。為此，Philips公司開發了一種性能優越的雙向兩線串行總線I2C（Inter-Integrated Circuit）總線。進行FPGA設計時經常需要與外圍提供I2C接口的芯片進行通信，雖然市場上有專門的I2C總線接口芯片，但是大多性能指標固定、功能單一、使用不方便。根據I2C總線協議和其電路的電氣特性，在Altera公司的EP4CE10F17C8N型號的FPGA芯片上可以方便地實現I2C總線接口，進而實現EEPROM的讀寫操作。

1 I2C總線原理概述

　　I2C總線有兩條串行總線，一條是串行時鐘線（SCL），一條是串行數據線（SDA），連接到總線上的每個器件既可以作為發送器又可以作為接收器，且每個器件都有唯一的地址識別。主機主要負責產生時鐘、初始化發送和終止發送等操作。從機則是被主機尋址的器件。典型的連接在I2C總線上的器件有LCD、EEPROM等?？偩€的啟動信號條件是當SCL為高電平時，SDA由高變為低；停止條件是當SCL為高電平時，SDA電平由低變高。數據的變化只能發生在SCL為低電平期間[1]。

2 EEPROM讀寫控制器模塊的設計與實現

　　在進行數據傳輸時，讀寫控制器首先產生一個啟動信號（當SCL為高電平時，SDA由高變為低），接著發送控制字（即I2C總線器件的特征編碼和3 bit EEPROM的芯片地址）以及寫狀態R/W位為0到總線上。這里的總線器件特征碼為1010，而3 bit EEPROM的芯片地址為000。接著主控制器釋放總線，等待EEPROM發出的應答信號，由于采用的EEPROM型號是24LC64，因此在控制器收到應答后，將首先發送EEPROM高字節的存儲單元地址，當控制器再次收到應答后繼續發送EEPROM低字節的存儲單元地址，當控制器再次收到應答后，判斷是讀還是寫，如果是寫操作，則控制器發送數據字節，并把數據寫入被尋址的存儲單元，EEPROM再次發送應答信號，讀寫控制器收到應答信號后，產生停止信號。如果之前判斷出是讀操作，則控制器會在收到應答后產生一個重復起始條件，緊接著寫入讀控制字10100001，這里的最后一位1表示讀操作，前面的1010000和之前說的一樣，是器件特征編碼1010和3 bit EEPROM芯片地址000。當控制器再次收到應答后會產生一個釋放總線的動作，把總線留給EEPROM，控制器負責接收EEPROM發出的數據。當控制器接收完數據后會占用總線，并發出一個非應答信號，表示數據收到，最后控制器再產生停止信號，停止本次傳輸。模塊的主狀態機如圖1所示。

　　這里寫入的地址是2 B的地址，且分兩次寫，因為此EEPROM的地址是16 bit的。

　　2.1 控制器的總線時鐘SCL產生

　　由于FPGA開發板的時鐘是50 MHz，這里先將輸入的50 MHz時鐘進行分頻產生400 kHz時鐘，利用400 kHz的時鐘去產生總線時鐘SCL。具體方法是：在400 kHz時鐘的下降沿對SCL進行翻轉操作，這樣能很好地實現I2C總線時序要求。這里生成的SCL是200 kHz時鐘。其Verilog代碼如下：

　　always@（negedge clk_400k or negedge rst_n）

　　begin

　　if（!rst_n）

　　scl<=0；

　　else

　　scl<=~scl；

　　end

　　時序圖如圖2所示。

　　由圖2可知，在SCL為高電平時，SDA由高變低會產生一個開始信號，而在SCL為高電平時，SDA由低變高會產生一個停止信號，而數據的改變只能在SCL為低電平期間發生，在SCL為高電平時，數據要保持穩定。數據采樣時使用400 kHz時鐘的上升沿采樣，并且是在SCL為高電平時才能采數據，因為這時的數據穩定。

　　2.2 I2C總線數據輸入輸出

　　電路的輸出采用三態數據通路設計，如圖3所示。

　　其Verilog代碼如下：

　　assign sda=link_sda?sda_buf：1′bz；

　　由圖3可知，sda的I/O類型為inout，當開關link_sda為1時，讀寫控制器上的數據可以發送到sda上，實現控制器占用總線進行寫操作，當link_sda為0時，輸出為高阻態，而此時外部的sda上的數據可以讀進來，實現了控制器釋放總線，將總線交由從機EEPROM，進而可將EEPROM發出的數據讀進來[2]。

　　數據的輸出涉及并串轉換，因為數據寄存器中的數據是8 bit，而I2C總線上傳輸的數據sda為1 bit，其Verilog代碼如下：

　　if（count1<8）

　　begin

　　data<={data[6：0]，data[7]}；

　　sda_buf<=data[7]；

　　count1<=count1+1；

　　state<=t2；

　　end

　　設計采用循環移位的方式將8 bit的并行data數據一位一位地移到sda_buf線上送出去。

　　相反，I2C總線數據的輸入涉及串轉并操作，Verilog代碼如下：

　　if（count1 <8）

　　begin

　　link_sda <= 0；//讀寫控制器釋放總線

　　if（scl）

　　begin

　　data<={data[6：0]，sda}；//串轉并

　　count1<=count1+1；

　　state<=r2；

　　end

　　end

3 仿真驗證

　　仿真平臺的搭建如圖4所示。

　　由圖4可知，電路的仿真驗證模塊分為I2C接口控制器模塊、ROM模塊、地址發生器模塊、按鍵模塊、EEPROM模塊和數碼管顯示模塊。其中，按鍵模塊用于產生I2C接口控制器的讀寫操作信號；地址發生器模塊用于產生ROM和I2C接口控制器的地址信息；ROM模塊中事先存儲了一定量的數據，并將這些數據發送給I2C接口控制器，用來寫入EEPROM；I2C接口控制器負責EEPROM的讀寫操作；數碼管顯示模塊負責將讀寫控制器從EEPROM中讀出的數據顯示出來，用來查看數據是否正確。

　　電路的仿真波形如圖5、圖6所示。

　　由圖5可知，在寫EEPROM操作時，讀寫控制器在開始信號后首先寫入1 B的控制字10100000（前面的1010是器件特征碼，000表示EEPROM的芯片地址，最后一位0表示寫操作），緊接著控制器釋放總線，等待EEPROM給它的應答。因為仿真只是模擬，并沒有接入EEPROM，所以應答位呈現高阻態。在應答的后面就是高字節的地址，等到再次收到應答信號時，控制器繼續發送低字節的地址位。這里的地址為0000_0000_0000_ 0000，共2 B，等再次收到應答信號時，控制器會發送單字節的數據0000_0001，將其寫入相應的存儲空間上。收到來自EEPROM的應答后，控制器產生停止信號，結束操作。圖6是控制器讀EEPROM操作，它與寫操作不同的是在寫入控制字和高低字節地址后，控制器會產生新的啟動信號，緊接著寫入1010_0001，最后的1表示是讀操作，這時控制器會釋放總線，等收到應答后繼續釋放總線，以讀取EEPROM中的數據；1 B的數據收完后，控制器產生一個非應答信號并緊接著產生停止信號，表示讀數據任務結束。

4 結論

　　利用I2C總線協議設計出EEPROM讀寫控制器，與專用的I2C接口芯片相比，有配置靈活、使用方便、可移植性強的特點，除了滿足EEPROM的讀寫操作，還可滿足其他I2C總線器件的讀寫要求。電路仿真完成后，在FPGA上成功實現EEPROM的讀寫操作，通信正常，滿足要求。

參考文獻

　　[1] Philips Semiconductors. The I2C-bus Specification Version 2.1[Z]. 2000.

　　[2] 夏宇聞.Verilog數字系統設計教程[M].北京：北京航空航天大學出版社，2013.