摘  要： 完成逐次逼近邏輯的逐次逼近寄存器（SAR）在逐次逼近模數轉換器（ADC）中的設計相當重要，它控制著整個SAR ADC的正常運行。提出一種新型且結構簡單、能在一次AD轉換中基于同一組時鐘序列信號同時完成兩路12 bit數據（即24 bit數據）信號的逐位逼近轉換和存儲的無冗余碼SAR結構?；贑SMC 0.5 m CMOS工藝采用全原理圖輸入的方法來實現，最大程度地簡化了電路結構和面積，效率高且開關功耗可降到最小。

　　關鍵詞： D觸發器；逐次逼近；時鐘序列信號；寄存器

0 引言

　　現代生活中，通常需要將周圍環境中的溫度、壓力、電流等模擬信息采集后以圖像的形式立即顯示在屏幕上，或者以聲音的形式傳送，以能更方便地觀測和分析，達到智能人機交互的目的，這一過程必定缺少不了將模擬量正確轉化為數字量的模數轉換器（ADC）。常用的逐次逼近型ADC具有速度高、功耗低且價格便宜的優點[1]，可以滿足許多便攜式、工業、醫療等領域數據采集應用的需求。SAR ADC中SAR控制著轉換器的運行，是一個十分重要的子電路，參考文獻[2]和參考文獻[3]的SAR通過編寫Verilog代碼經綜合工具綜合后得到，但對于逐次逼近寄存器，采用該方法進行綜合后將會需要調用比較多的D觸發器以及門級電路，這將會增大開關功耗[4-5]和電路面積，且通常需要同時處理較多的數據信息，因此將寄存器電路規模優化設計至最簡單化、無冗余碼、減小面積和功耗具有十分重要的意義。基于此，本文提出一種新型的適用于兩路12位ADC的逐次逼近型寄存器結構的實現方法，并對具體電路設計和時序進行詳細分析。

1 SAR在ADC中的逐次逼近邏輯

　　逐次逼近型ADC主要由采樣保持放大器（SHA）、模擬比較器、參考數模轉換器（DAC）和逐次逼近型寄存器（SAR）構成。如圖1所示[6]，逐次逼近型ADC是一種使用二進制搜索算法使得DAC的輸出逐次逼近輸入模擬信號V1的反饋系統，逐次逼近型寄存器SAR控制著轉換的運行。

　　SAR控制過程[7-8]：在模數轉換開始之前，SAR（由N位移位寄存器和N位保持寄存器構成）被清零，首先采樣保持后的模擬輸入信號V1輸入到比較器的一端，變換過程從數字信號的最高位開始到最低位逐次試探、逼近。在第一個時鐘周期，SAR的最高位MSB置“1”，其他各位仍保持為零，N位保持寄存器將輸出加載到N位DAC產生相應的模擬信號V0（此刻V0=1/2Vref，Vref為參考電壓），如果1/2Vref≤V1，則比較器的輸出保持不變，SAR的最高位MSB保存為“1”，否則保存為“0”，至此確定了SAR的最高位。在第二個周期，將“1”送入N位保持寄存器的次高位，如果前一個轉換周期確定的MSB=1，那么此時DAC輸出3/4 Vref，Vin與3/4 Vref比較大小，從而確定SAR次高位；如果前一個轉換周期確定的MSB=0，那么此時DAC輸出1/4 Vref，Vin與1/4 Vref比較大小，從而確定SAR次高位。依次類推，從高到低位一次逐一進行試探，試探位借助于N位序列信號發生器（移位寄存器）從MSB順次移向LSB。N位數字信號逐次逼近的過程需要N個時鐘周期。判斷試探的“1”究竟是保持還是被“0”所取代，由比較器和逐次逼近寄存器邏輯完成，每次逼近動作由時鐘信號同步，且每次逼近的結果存留在保持寄存器中。在MSB到LSB各位的試探都結束后，控制邏輯發出一個狀態信號，允許數字輸出。

2 SAR的設計

　　本文設計的SAR在同一組時鐘序列信號下可同時完成兩路數據信號的逐位逼近轉換和存儲，采用直接原理圖輸入的方式[9]，基于D觸發器和非門、與非門、或非門等門級單元電路完成了序列信號產生器和保持寄存器兩個部分邏輯電路的設計和仿真驗證，采用最少的D觸發器，具有更高效的轉換效果，以下進行詳細分析。

　　2.1 D觸發器的設計

　　本文采用具有低電平異步復位、上升沿觸發的D觸發器，原理圖如圖2所示。通過非門、傳輸門和與非門的邏輯組合形成主、從觸發器，再經過主從觸發器的級聯構成該DFF。其中RB端為復位信號且低電平有效。當RB為0時，將a、b兩點維持的信息清零，也將c、d兩點維持的信號清零并將低電平送到Q端。RB為1時，當CK=0，傳輸門TG1打開，D端數據送到主觸發器中并保存，當CK=1時傳輸門TG2打開，保存在主觸發器的數據送入從觸發器中，最終從Q端輸出，至此完成一個時鐘信號作用下將D端輸入數據送到Q端的功能。當時鐘下降沿再次到達時，主觸發器才再次接收新數據，而從觸發器鎖存原來的數據，只有當時鐘上升沿再次到達時從觸發器才翻轉從而輸出新的數據。圖3為該D觸發器的功能仿真結果。圖4為該D觸發器的晶體管級電路圖。

　　2.2 12 bits序列信號產生器的設計及仿真

　　移位寄存器是指寄存器里存儲的代碼能在移位脈沖的作用下依次左移或右移。如圖5所示，本文采用17個D觸發器（DFF）組成一個移位寄存器，其中第一個DFF的輸入端接收輸入信號CON，其余的每個觸發器輸入端均與前邊一個DFF的Q端相連。采用或非門和與門等門電路進行邏輯組合，實現對移位寄存器產生的序列信號進行時序控制，確保每個轉換周期的準確運行。

　　信號POR作為所有DFF清零端RB的輸入信號，低電平有效。在SAR沒開始工作前，POR為低電平，所有DFF都被清零，則TT和C0～C15都為低電平“0”，TT和C0～C1通過或非門產生的T1～T4為高電平“1”，T1～T4通過與門進而使CON為“1”，這為轉換開始后TT和C0～C15能夠產生上升沿跳變做好了準備。TT在SAR ADC中接入到采樣保持模塊，控制采樣模擬信號的開始。當POR變為高電平時，SAR開始工作，所有DFF可正常存儲數據，時鐘信號clk的第一個上升沿到達后，C0=Q0=D0=CON=1，TT=Q1=D1=0，C1=Q2=D2=0，……，如此類推，其余DFF的輸出Q也跟隨輸入端D的狀態變化，都為0，同時由于C0的改變，導致CON也改變為0。第二個clk上升沿到達后，C0=Q0=D0=CON=0，TT=Q1=D1=1，C1=Q2=D2=0，……，在隨后的clk上升沿到來時，移位寄存器都做同樣的動作，產生一系列上升沿信號，其中的12個上升沿信號C2～C13作為12 bit保持寄存器的序列時鐘輸入信號。時序仿真結果如圖6所示。

　　2.3 12 bit保持寄存器的設計及仿真

　　用24個DFF和或非門組成保持寄存器，可實現在序列產生器產生的時鐘信號下完成兩路12 bit數據的存儲，電路結構如圖7所示。兩路轉換的時鐘信號是相同的，它們同時動作，兩路的工作機制相同。

　　保持寄存器兩路的輸入輸出分別為DTA、DTB和DA[12…1]、OA[12…1]、DB[12…1]、OB[12…1]，其中OA[12…1]和OB[12…1]為加載到12 bit DAC的12 bit數字碼，產生相應的模擬信號V0，最高位MSB為OA[12]和OB[12]。DTA、DTB為V0和模擬輸入信號V1通過比較器比較后輸出的結果“0”或“1”。由圖3和圖4可知，CONAB在C0上升沿到達之后、C15上升沿到達之前都是低電平0，這樣設計可以保證CONAB輸入或非門后，其輸出由另一個輸入端口的輸入狀態決定。C2上升沿沒到來之前，DFF還沒有動作，故DA[12…1]=000…0，DB[12…1]=000…0，C1先產生上升沿由“0”跳變為“1”，則OA[12]=OB[12]=1，且OA[11…1]=OB[11…1]=[000…0]。接著C2上升沿到達，處理MSB的DFF輸出端DA[12]被置成此刻對應的輸入數據DTA（OA[12…1]=OB[12…1]=[100…0]，加載到DAC后輸出V0與V1比較的輸出結果），此時C1已變為“0”，OA[12]由DA[12]決定。若此刻DA[12]=“1”，則OA[12]保留為“1”，若DA[12]=“0”，則OA[12]用“0”取代原來的“1”，同時因為C2為“1”，使得OA[11]=OB[11]=“1”，新得到OA[12…1]=OB[12…1]=[X100…0]加到DAC轉換器的輸入端上，以便下一次的逼近比較。隨后的C3～C13分別跳變的瞬間，保持寄存器都作同樣的動作，依次完成從次高位到最低位的逐一比較。

　　C2～C13只有一次上升沿，故數碼寄存器可將輸入數據DTA鎖存，直到C15跳變，控制CONA的DFF清零端RB為低電平輸入，導致CONAB跟著變為“1”，OA[12…1]=000…0，12個數位都比較結束，輸出模數轉換的最終結果為12 bit串行數據DA[12…1]和DB[12…1]。因為移位寄存器的時鐘輸入信號由clk和C15通過“或”邏輯來決定，當C15變為高電平后，移位寄存器的時鐘信號將不再滿足上升沿觸發的條件，直到來一個低電平POR將所有DFF清零才使C15=0。圖8為一次轉換的仿真結果（圖（b）緊接著圖（a）右邊），可以看出當CONAB變為高電平后，所有寄存器清零，OA[12…1]=OB[12…1]=[000…0]，為下一次AD轉換做好準備，同時輸出最終數據DA[12…1]和DB[12…1]，并鎖存。

3 版圖設計及在SAR ADC中的驗證

　　基于CSMC 0.5 m DPTM工藝，采用手工布局布線的方式代替參考文獻[10]中的EDA自動布局布方式，實現SAR版圖如圖9所示，整體優化到最緊湊，很好地節省了版圖面積，降低了成本，面積約為290 m×110 m。

　　將本文設計的SAR接入到SAR ADC整體電路中，輸入兩路模擬信號進行仿真，A路輸入模擬信號2.505 V，B路輸入模擬信號2.635 V，5 V單電源供電，得到仿真結果如圖10所示。由結果可知，TT上升沿到達時，A路B路開始采樣保持，A路為2.5 050 326 V，B路為         2.6 352 034 V，輸出AD轉換的最終數字信號DA[12…1]=[100000000101]，DB[12…1]=[100001101111]，將這兩個數字量轉換后分別為2.5 061 035 V和2.6 354 980 V，都滿足誤差要求，表明所設計的SAR能夠準確實現逐次逼近比較的功能。

4 結論

　　根據SAR ADC的工作機理，采用全定制設計方法設計了一個可同時完成兩路12 bit數據信號的逐位逼近寄存器，仿真驗證結果表明，該SAR滿足SAR ADC正常運轉所需要的時序要求，并解決了采用邏輯綜合設計方法帶來的電路單元冗雜、功耗大、開關噪聲大和電路面積大等問題；通過Cadence軟件完成原理圖和版圖的設計，將其應用到SAR ADC的整體電路中進行仿真，結果表明設計達到要求。該設計在需要同時處理多位數據的模數轉換應用中具有重要的實際應用價值。

參考文獻

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