內容提要：
·Cadence設計工具及流程設計套件（PDK）通過臺積電最新DRM及SPICE認證，服務7納米早期設計客戶
·Cadence與臺積電強強聯合，10納米工藝數字、 定制和混合信號設計參考流程再添新功能
·Cadence設計工具通過臺積電高性能參考設計認證，助客戶減少迭代次數，提高產品可預測性
2016年3月22日，中國上海——楷登電子（美國 Cadence 公司，NASDAQ: CDNS）今日宣布，用于10納米 FinFET工藝的數字、定制／模擬和簽核工具通過臺積電（TSMC）V1.0設計參考手冊（DRM）及SPICE認證。Cadence 和臺積電為共有客戶認證設計工具，開發最新流程設計套件（PDK），為基于最新版DRM 和SPICE 認證的模型提供早期設計（design start）支持；雙方并將繼續加強合作，進一步推動7納米技術的發展。
Cadence? 定制／模擬和數字實現與簽核工具已通過臺積電的高性能參考設計認證，為客戶提供創新解決方案，助其充分實現臺積電7納米和10納米工藝高性能、低功耗和小面積的技術優勢。通過認證的Cadence工具包括：
·Innovus? 設計實現系統：提升系統能力，縮短周轉時間，全面支持臺積電10納米工藝的設計要求。包括具備色彩感知／管腳接入／變異感知時序收斂的布圖規劃、布局、和布線；以及時鐘樹和功耗優化。
·Quantus? 寄生參數提取解決方案：全面符合臺積電10納米建模特征的精度要求，具備多重曝光、多重著色及內置3D提取等功能。
·Tempus? 時序簽核解決方案：包括集成、領先的時延及信號完整性效應計算工具，可進行符合臺積電嚴格的精度標準可進行靜態時序分析（STA），包括對低電壓及超低電壓運行環境。
·Voltus? IC電源完整性解決方案：單元級電源完整性工具，針對電遷移及電阻壓降（EM/IR）的設計規則和要求提供全面支持；同時，該解決方案可確保全晶片系統級芯片（SoC）電源簽核工具的精確度。
·Voltus-Fi定制電源完整性解決方案：提供SPICE級高精度分析能力，全面支持EM/IR設計規則和要求，可實現晶體管級模擬電路模塊、存儲器及定制數字IP模塊的功耗完整性分析與簽核。
·Virtuoso? 定制IC先進節點平臺：提供創新的設計實時簽核（in-design to signoff）流程，平臺內集成簽核認證（signoff-quality）的電氣及物理設計檢查工具，與 Cadence和臺積電認證的簽核平臺高度關聯。
·Spectre? 電路模擬平臺：包括Spectre電路模擬器、Spectre加速并行模擬器（APS）及Spectre eXtensive快速SPICE仿真器（XPS），快速實現精確的電路仿真，并全面支持帶自熱效應和可靠性效應的先進工藝器件模型。
·物理驗證系統（PVS）：采用領先的技術與設計規則，全面支持設計規則檢查（DRC）、版圖與電路圖比較（LVS）、先進金屬填充、良率評估（yield-scoring）、電壓相關性檢查、圖形匹配和設計實時簽核（In-design signoff）。
·Litho電氣分析器：支持版圖依賴效應感知（LDE-aware）后仿真、布線分析、約束檢查匹配、LDE效應報告以及根據局部版圖生成固定布局指導，加速10納米模擬設計收斂。
除獲得臺積電10納米工藝認證的工具外，Virtuoso Liberate?庫例化分析解決方案和Virtuoso Variety? 統計庫例化分析解決方案也已通過驗證。Virtuoso解決方案創建精確的Liberty模型庫，包括時序、噪音和電源模型，充分滿足Liberty 變種格式（LVF）模型的要求。Liberty 模型庫可以為制程變異簽核及超低功耗應用的電遷移模型提供支持。采用Virtuoso Liberate?庫例化分析解決方案和Virtuoso Variety? 統計特性分析解決方案的模型庫已被廣泛用于10納米v1.0 STA工具認證。
此外，Cadence與臺積電也完成了10納米工藝定制／混合信號設計參考流程的驗證。該流程可進一步提高設計效率，主要功能如下：
·先進的仿真功能，包括變異分析，EM/IR分析和自熱效應分析：助力設計師規劃出完善的、可靠及高產的設計方案
·色彩感知定制版圖，包括快速成型，自動布線，電氣及LDE感知設計：高度自動化的工具，可深入探索物理效應對電路性能的影響
·用于電學感知設計的Virtuoso版圖套件：針對色彩感知設計提供創新的設計實時遷移布線及寄生電阻／電容（RC）檢查工具，助力設計團隊開發電路性能更佳的產品，并進一步縮短上市時間
“獲得認證后，我們的工具將助力系統與半導體企業進一步縮短先進節點設計的上市時間，更快速的應用于手機、平板電腦、應用處理器及高端服務器。”Cadence公司資深副總裁兼數字與簽核事業部總經理Anirudh Devgan博士表示，“經由與臺積電的深入合作，我們與客戶就10納米設計高效溝通，同時推動7納米設計工藝的發展，助力采用尖端工藝節點的客戶實現最大獲益?！?/p>
臺積電設計基礎架構市場部高級總監李碩表示：“啟動7納米設計流程時，我們與Cadence密切合作，完成對一系列工具的認證，為客戶提供數字、定制和混合信號設計參考流程，助其減少迭代，提升可預測性。這也標志著，臺積電的10納米技術設計支持已經成熟，將正式推向市場并量產發行”。