致力于在功耗、安全、可靠和性能方面提供差異化半導體技術方案的領先供應商美高森美公司(Microsemi Corporation，紐約納斯達克交易所代號：MSCC)宣布推出最新11.7版本Libero系統級芯片(SoC)，這是用于美高森美現場可編程邏輯器件(FPGA)產品的全面FPGA設計工具套件。這款最新軟件包括多項新功能，可以為設計人員帶來更高的易用性和工作效率，并且包括用于RTG4? FPGA、SmartFusion?2SoC FPGA和IGLOO?2 FPGA器件的先進安全和評估工具。

　　美高森美軟件工程副總裁Jim Davis表示：“我們的 Libero SoC v11.7軟件工具采用具有全新約束管理視圖的新型增強約束流程、完全重新設計的ChipPlanner和新的同步開關噪聲(simultaneous switching noise, SSN)分析器，顯著改善了用戶體驗。此外，包括改善的用戶設計導航、遠程工作流程安裝及串行器/解串器(SerDes)BER計算器的SmartDebug更新，還可讓客戶受益良多。同時，SmartTime UI 提升2倍速度，SmartPower 工具提升5倍設計速率,這些工具可以大幅提升設計效率?！?/p>

　　對于FPGA解決方案的設計人員來說，美高森美 Libero SoC v11.7軟件工具除了支持更快上市的使用性特點之外，還發布了安全生產編程解決方案(SPPS)，該方案用于防止過度制造、克隆、反向工程、惡意軟件插入和其它安全威脅。

　　改善用戶體驗

　　Libero v11.7 軟件工具引入增強的約束流程，旨在簡化設計約束管理。這款解決方案用于管理時序約束、輸入/輸出(I/O)屬性約束、平面規劃約束及網表屬性約束，確保它們能夠在單一視圖中進行創建、引入、編輯和組織。時序約束僅需輸入一次，并且可以自動應用在綜合、時序驅動布局布線，以及時序驗證中。已知硬件模塊和知識產權(IP)組件的時序約束可以自動派生。

　　新版本軟件還具有完全重新設計的ChipPlanner，這是用于FPGA器件內各區塊邏輯定義和分配的底層規劃工具。這種設計方法對于控制設計布局以獲得最佳結果尤其有用。新型ChipPlanner還包括接口更新和顯著的運行時間增強，這在大規模和高使用率的設計中最為突出。

　　SmartDebug

　　針對SmartFusion2、IGLOO2和RTG4系列器件，SmartDebug允許在FPGA 設計中集成前所未有的可視性，無需重新測量和構建設計。采用SmartDebug的用戶能夠利用有源探頭，讀取及寫入任何FPGA模塊觸發器，或者利用帶電探頭，通過外部觀察儀器查看PRA/PRB引腳上的任何兩個觸發器。此外，SmartDebug還允許用戶讀取和寫入LSRAM、uSRAM和SerDes控制寄存器。在Libero SoC v11.7中，美高森美通過統一模塊探頭選擇和有源探頭或帶電探頭設計導航，以及適用于輕量實驗室安裝的獨立版本軟件，進一步增強了SmartDebug。

　　增強的安全性

　　市場調研機構Aberdeen集團指出，到2020年大約500億臺設備將會連接網絡，不僅這些設備本身必須安全，而且在器件、設計和系統級上也必須確保安全。

　　美高森美Libero v11.7軟件工具引入其SPPS功能，以實現美高森美SmartFusion2 SoC FPGA和IGLOO2 FPGA器件的安全生產編程。SPPS在美高森美FPGA器件中安全地生成和輸入密匙和配置比特流，防止克隆、反向工程、惡意軟件插入、比如交易機密或機密數據的敏感知識產權(IP)泄漏、過度制造及其它潛在安全威脅。

　　美高森美SPPS帶有通過聯邦信息處理標準(FIPS)認證并用于關鍵性計算工作的硬件安全模塊(HSM)，并結合美高森美防篡改閃存FPGA器件，從而防止現今外部攻擊者或競爭對手、無良合約制造商及其員工或其它內部人員造成的主要安全威脅問題。

　　其它新特性

　　Libero SoC v11.7軟件工具還包括其它幾項更新，其中一些更新如下。如要了解更多信息，請參考詳細的發布說明。

　　-通過新型SSN分析儀工具支持，計算每個FPGA器件引腳的噪聲容限

　　-在SmartPower上的運行時間提升五倍

　　-在SmartTime上的用戶接口(UI)運行時間提升兩倍

　　-為SmartTime提供多特例分析支持

　　-物理設計中的跨時鐘域優化