文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.172139
中文引用格式： 李宇，劉崇慶，呂立鈞，等. 基于4通道時間交織的FPGA高速采樣系統[J].電子技術應用，2018，44(1)：52-56.
英文引用格式： Li Yu，Liu Chongqing，Lv Lijun，et al. FPGA high-speed sampling system based on 4 channel time-interleaved[J]. Application of Electronic Technique，2018，44(1)：52-56.
0 引言
高性能的模數轉換器(Analog Digital Converter，ADC)被廣泛應用于通信、儀器儀表、計算機和醫療設備等領域，對國民經濟、國防建設以及科學研究具有重要意義。單采樣單元的ADC芯片由于存在內部熱噪聲、孔徑抖動和渡越時間不確定性等因素，面臨采樣速度和精度相互制約的影響，出現了瓶頸。而由多通道時間交織ADC(Time-Interleaved ADC，TIADC)采用M個相同型號的ADC單元依次交替完成采樣。理論上，TIADC的采樣率可以到達單ADC的M倍，同時保持采樣精度基本不變[1]。但是由于ADC采樣單元與外圍電路的個體差異，導致的采樣通道間不一致性會引起失配失真，如偏置誤差、增益誤差以及時間相位誤差將嚴重降低數據采集系統性能[2]。基于數字信號處理方法的數字后端修正技術可有效抑制以上失配造成的失真。近年來，已有文獻應用FPGA實現數字后端修正技術。文獻[3]采用DSP與FPGA實現了4通道交織采樣速率達1G的采樣系統，并對誤差進行了補償。文獻[4]則設計了400 MS/s的2通道交織采樣系統。
本文提出并設計了一套4通道時間交織FPGA高速模擬信號采樣系統。系統的數據流控制、失配誤差數字修正等功能均在1片FPGA中實現，無需額外采用DSP處理器，降低了系統的結構復雜度。
1 TIADC系統方案
系統采用4塊8 bit、具有250 MS/s的AD9481模數轉換器通過時間交織采樣實現1 GS/s、8 bit的采樣系統。系統由功率分配與差分傳輸電路、ADC陣列、多相時鐘電路以及FPGA等構成(如圖1所示)。模擬前端信號經等功率拆分并轉換為差分信號傳輸至ADC陣列，4路ADC在多相時鐘驅動下對輸入信號并行交織模數轉換，產生的高速數據流交由FPGA實現緩存、修正并上傳到PC，完成顯示與性能評估。
1.1 ADC模擬前端信號處理
模擬輸入信號通過信號調理電路到達ADC采樣前端時，由于物理器件及結構的不一致性帶來通道間的偏置誤差及增益誤差，將分別在頻域±kfs/M、±fin+kfs/M產生峰值雜散譜，其中k=1，2，…，M-1，導致信噪比降低[5]。采取對同一模擬信號進行等功率拆分與差分傳輸方式進行模擬前端信號處理。首先，選用SCP-4-1+功分器進行輸入信號1:4拆分，在輸入信號帶寬為1~400 MHz情況下，功率拆分輸出4路信號相位失配最大僅為0.58°，并保證最大幅度失配小于0.15 dB。然后采用射頻變壓器ADT4-1WT+，設計了差分傳輸電路，其輸入輸出繞線比為4:1，具有一定的升壓作用。電路如圖2所示。
1.2 高精度多相時鐘設計
基于AD9516-3的時鐘合成方案可以實現高穩定度的頻率合成與分頻，如圖3所示。由于時鐘產生單元的LVPECL通道分頻系數僅支持由1～32整數倍調節，且信號延時的粗調Δt1～Δt4與PLL倍頻頻周期的最小單位有關，為方便相位調節，通過FPGA的控制邏輯SPI配置時鐘芯片的功能寄存器，對VCO分頻器進行2分頻得到1 GHz信號，然后通道分頻器對該信號進行4分頻，產生4路250 MHz相位不定的LVPECL時鐘信號。應用由LC電路組成的可編程延遲線，通過控制延遲模塊電路中的DAC調節電容C以實現時鐘信號延遲控制得到4路時鐘信號的相位差分別為0°、90°、180°以及270°。
2 高速數據流緩存與處理
系統采用EP3C25Q240C6作為數據流處理單元，其邏輯功能包括由片內RAM組成的異步FIFO緩沖模塊，以及對各通道ADC數據進行失配誤差處理的修正模塊等。由于系統的輸入數據帶寬大于輸出數據帶寬，設計了數據發送緩沖存儲器實現數據上傳，最后利用剩余的邏輯資源例化一個邏輯分析儀模塊。邏輯功能結構如圖4所示。
2.1 數據接收緩存與重排序
為實現異步時鐘域的數據接收，系統的接收模塊采用異步FIFO，采用ADC輸出的隨路時鐘DCO作為FIFO的寫時鐘。由于DCO輸出的相位與驅動ADC的多相輸入時鐘有關，輸出的等相位差、多路隨路時鐘DCO_1+、DCO_2+、DCO_3+、DCO_4+、DCO_1-、DCO_2-、DCO_3-、DCO_4-按相位要求依次向FIFOA/B/C/D_P及FIFOA/B/C/D_N中寫入采樣數據，其中寫請求在隨路時鐘上升沿觸發。為防止FIFO讀空或者寫滿，經DCO_4-同步并發出寫請求后，等待FIFO半滿，發出FIFO讀請求，保證FIFO的容量始終保持在FIFO的中間狀態，提高緩存的安全度，保證了重排序與聯合模塊輸出與采樣順序同步。
2.2 誤差修正
通道間的電路特性差異導致失配誤差，降低了無偽譜動態范圍等性能。選用第1通道為另外3條通道的參考通道。直流偏置誤差與增益誤差可以通過在需要修正的每條通道上增加一個加法器與乘法器進行補償。補償前需要失配參數的測定。此模塊應用文獻[6]提出的FFT方法消除以上3種誤差。剩下的時間失配誤差則應用文獻[7]的頻率稀疏性方法進行修正。由于修正補償方法不是本文的設計重點，更豐富的修正方法可以參考文獻[8]等。
2.3 采樣數據存儲與上傳
采用SignalTap II實現采樣信號重現，并上傳PC。通過例化一個雙端口RAM作為發送數據存儲器，其深度為256，對應于系統測試時每次獲取32 Kbit數據。數據發送存儲器通過判斷雙口RAM地址的大小來決定系統數據的發送或接收。發送存儲器初始化狀態時默認為接收狀態，地址為0，允許采樣處理后的數據寫入發送存儲器，同時禁能存儲器讀和數據上傳命令，當發送存儲器滿，即地址為255時，禁能發送存儲器寫，同時使能存儲器讀和數據上傳命令。系統數據上傳流程如圖5所示。
3 TIADC系統實驗與測試
3.1 實驗測試條件與環境
實驗評測包括信噪比以及有效位分析等，方案如圖6所示。硬件測試用到信號發生器、示波器、信號源分析儀、穩壓電源等設備。
3.2 性能測試評估
首先對單通道ADC性能測試，4路ADC分別對一個幅度為1 Vp-p、頻率為17 MHz的正弦波信號在250 MS/s采樣率下進行采樣，分析得到4個單通道ADC的性能結果如圖7所示。測試的平均SNR達到44.93 dB，較AD9481官方參數降低1.07 dB；平均有效位達到7.17 bit，較官方參數降低0.33 bit，誤差控制在較低水平。
對輸入信號幅度1 Vp-p、頻率70 MHz的正弦波信號進行1 GS/s的交織采樣，得到未進行數字補償的輸出。圖8是SignalTap II抓取的時域波形，其對應的頻譜圖如圖9所示。
顯然在位于頻率點250 MHz以及±70 MHz+250 MHz處出現峰值誤差雜散譜，與前面描述相吻合。通過在FPGA中應用文獻[6，7]的誤差修正方法，得到輸出信號頻譜如圖10所示。修正使得信號的信噪比提高了18.7 dB，達到44.3 dB，有效位提高3.11 bit，達到7.06 bit。硬件引起的通道失配誤差保持在一個較低水平且是可控的。
為驗證系統工作的有效性，分別對0~250 MHz內的正弦信號進行采樣與數字后端通道失配誤差補償。系統采樣的性能參數如表1所示。隨著采樣信號頻率的升高，系統受信號抖動、時延以及ADC芯片本身存在的頻率特性等不確定因素影響增多，SNR與ENOB呈現下降趨勢，但保持在誤差可控范圍之內。
4 結論
本文設計了一套FPGA處理交織采樣重構與通道失配修正的高速采樣系統。通過失配誤差的數字后端補償，系統性能得到明顯提高。該系統能穩定工作在1 GS/s采樣率下，平均信噪比達到44.1 dB，有效位達到7.03 bit。由系統硬件引起的通道失配誤差得到有效控制, 適用于數字失配修正補償方法的驗證與評估。
參考文獻
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