10、FPGA的時序基礎理論

　　我們的分析從下圖開始，下圖是常用的靜態分析結構圖，一開始看不懂公式不要緊，因為我會在后面給以非常簡單的解釋：

　　這兩個公式是一個非常全面的，準確的關于建立時間和保持時間的公式。其中Tperiod為時鐘周期；Tcko為D觸發器開始采樣瞬間到D觸發器采樣的數據開始輸出的時間；Tlogic為中間的組合邏輯的延時；Tnet為走線的延時；Tsetup為D觸發器的建立時間；Tclk_skew為時鐘偏移，偏移的原因是因為時鐘到達前后兩個D觸發器的路線不是一樣長。

　　這里我們來做如下轉化：

　　因為對于有意義的時序約束，建立時間余量Tslack,setup和保持時間余量Thold都要大于0才行，所以對于時序約束的要求其實等價于：

　　Tperiod>Tcko+Tlogic+Tnet+Tsetup-Tclk_skew             (1)

　　Tcko+Tlogic+Tnet>Thold+Tclk_skew                             (2)

　　之前說了，這兩個公式是最全面的，而實際上，大部分教材沒講這么深，他們對于一些不那么重要的延時沒有考慮，所以就導致不同的教材說法不一。這里，為了得到更加簡單的理解，我們按照常規，忽略兩項Tnet和Tclk_skew。原因在于Tnet通常太小，而Tclk_skew比較不那么初級。簡化后如下：

　　Tperiod>Tcko+Tlogic+Tsetup   (3)

　　Tcko+Tlogic>Thold    (4)

　　簡單多了吧！但是你能看出這兩個公式的含義嗎？其實（3）式比較好理解，意思是數據從第一個觸發器采樣時刻傳到第二個觸發器采樣時刻，不能超過一個時鐘周期?。〖偃鐢祿鬏敵^一個時鐘周期，那么就會導致第二個觸發器開始采樣的時候，想要的數據還沒有傳過來呢！那么（4）式又如何理解呢？老實說，一般人一眼看不出來。

　　我們對于（4）式兩邊同時加上Tsetup，得到（5）：

　　Tcko+Tlogic+Tsetup>Thold+Tsetup   (5)

　　結合（3）式和（5）式，我們得到如下的式子：

　　Thold+Tsetup <Tcko+Tlogic+Tsetup< Tperiod     (6)

　　這個式子就是那個可以讓我們看出規律的式子。也是可以看出靜態時序分析本質的式子。

　　Tcko+Tlogic+Tsetup是指數據從第一級觸發器采樣瞬間開始，傳輸到第二級觸發器并被采樣的傳輸延時。我們簡稱為數據傳輸延時。下面講述（6）式兩端的含義。

　　Tcko+Tlogic+Tsetup< Tperiod ：約定數據傳輸延時不能太大，如果太大（超過一個時鐘周期），那么第二級觸發器就會在采樣的時刻發現數據還沒有到來。

　　Thold+Tsetup <Tcko+Tlogic+Tsetup：約定數據傳輸延時不能太小。這就奇怪了，數據傳得太慢大家都知道不好，難道傳得太快也不行嗎？是的，不行！Thold+Tsetup是一個觸發器的采樣窗口時間，我們知道，D觸發器并不是絕對的瞬間采樣，它不可能那么理想。在D觸發器采樣的瞬間，在這瞬間之前Tsetup時間之內，或者這瞬間之后Thold時間之內，如果輸入端口發生變化，那么D觸發器就會處于亞穩態。所以采樣是有窗口的，我們把Thold+Tsetup的時間寬度叫做觸發器的采樣窗口，在窗口期內，D觸發器是脆弱的，對毛刺沒有免疫力的。假如數據傳輸延時特別小，那么就會發現，當第二級觸發器開始采樣的時候，第一級觸發器的窗口期還沒有結束！也就是說，如果這個時候輸入端數據有變化，那么不僅第一級觸發器處于亞穩態，第二級觸發器也將處于亞穩態！

　　綜上，我們就可以知道，數據傳輸延時既不能太大以至于超過一個時鐘周期，也不能太小以至于小于觸發器采樣窗口的寬度。這就是靜態時序分析的終極內涵。有了這個，就不需要再記任何公式了。

　　11、CPLD、FPGA加載原理

　　LD一般用JTAG接口進行加載，內部有FLASH和SRAM，CPLD的配置文件可存在在內置的FLASH中，因此下電不會丟失，不需要每次上電的時候，額外對CPLD進行配置結構如下：

　　方式一：當SRAM為空時（CPLD一次都未加載過或者CPLD內部FLASH存儲的配置文件有問題，不能加載到SRAM中），Flash編程進入直接模式，此時CPLD的IO管腳狀態由BSCAN registers（邊界掃描寄存器）決定，BSCAN registers可以將IO設置成high, low, tristate (default), or current value四種。

　　方式2：

　　方式二：當SRAM不為空的時候，Flash 可進行background編程模式.在此模式下，在加載on-chipFlash時，允許CPLD器件仍然維持在用戶操作模式下（即CPLD可以正常工作）。

　　IEEE 1532標準簡介IEEE 1532標準是一個基于IEEE 1149.1的在板編程的新標準，標準的名字為IEEE Standard for In-System Configuration of ProgrammableDevices。 在1993年，出現ISP（In-System Programming）的概念和應用。隨之產生了應用IEEE1149.1進行ISP的需求。各個廠商提供了類似的不相同的基于JTAG的ISP工具。1996年4月，半導體廠商、ISP工具開發者、ATE開發商正式提出了IEEE 1532標準，旨在為JTAG器件的在板編程提供一系列標準的專門的寄存器和操作指令從而使得在板編程更為容易和高效。IEEE1532完全建立在IEEE1149.1標準之上，在IEEE 1532標準上可以開發通用的編程工具，為測試、編程和系統開發提供規范的接口和器件支持、促進了編程革新，開辟了邊界掃描技術新的應用領域。IEEE1532 主要應用在CPLD、FPGA、PROM以及任意的支持IEEE 1532的可編程器件的在板編程。

　　早期的可編程邏輯器件只有可編程只讀存貯器(PROM)、紫外線可按除只讀存貯器(EPROM)和電可擦除只讀存貯器(EEPROM)三種。由于結構的限制，它們只能完成簡單的數字邏輯功能。

　　其后，出現了一類結構上稍復雜的可編程芯片，即可編程邏輯器件(PLD)，它能夠完成各種數字邏輯功能。典型的PLD由一個“與”門和一個“或”門陣列組成，而任意一個組合邏輯都可以用“與一或”表達式來描述，所以，PLD能以乘積和的形式完成大量的組合邏輯功能，可以實現速度特性較好的邏輯功能，但其過于簡單的結構也使它們只能實現規模較小的電路。

　　為了彌補這一缺陷，20世紀80年代中期。 Altera和Xilinx分別推出了類似于PAL(可編程陣列邏輯)結構的擴展型 CPLD(ComplexProgrammab1e Logic Dvice)和與標準門陣列類似的FPGA(FieldProgrammable Gate Array)，它們都具有體系結構和邏輯單元靈活、集成度高以及適用范圍寬等特點。這兩種器件兼容了PLD和通用門陣列GAL(Generic Array Logic)的優點，可實現較大規模的電路，編程也很靈活。與門陣列等其它ASIC(ApplicationSpecific IC)相比，它們又具有設計開發周期短、設計制造成本低、開發工具先進、標準產品無需測試、質量穩定以及可實時在線檢驗等優點，因此被廣泛應用于產品的原型設計和產品生產(一般在10,000件以下)之中。幾乎所有應用門陣列、PLD和中小規模通用數字集成電路的場合均可應用FPGA和CPLD器件。

　　12、鎖存器、觸發器、寄存器和緩沖器的區別

　　一、鎖存器

　　鎖存器（latch）---對脈沖電平敏感，在時鐘脈沖的電平作用下改變狀態

　　鎖存器是電平觸發的存儲單元，數據存儲的動作取決于輸入時鐘（或者使能）信號的電平值，僅當鎖存器處于使能狀態時，輸出才會隨著數據輸入發生變化。

　　鎖存器不同于觸發器，它不在鎖存數據時，輸出端的信號隨輸入信號變化，就像信號通過一個緩沖器一樣；一旦鎖存信號起鎖存作用，則數據被鎖住，輸入信號不起作用。鎖存器也稱為透明鎖存器，指的是不鎖存時輸出對于輸入是透明的。

　　鎖存器（latch）：我聽過的最多的就是它是電平觸發的，呵呵。鎖存器是電平觸發的存儲單元，數據存儲的動作取決于輸入時鐘（或者使能）信號的電平值，當鎖存器處于使能狀態時，輸出才會隨著數據輸入發生變化。（簡單地說，它有兩個輸入，分別是一個有效信號EN,一個輸入數據信號DATA_IN，它有一個輸出Q，它的功能就是在EN有效的時候把DATA_IN的值傳給Q，也就是鎖存的過程）。

　　應用場合：數據有效遲后于時鐘信號有效。這意味著時鐘信號先到，數據信號后到。在某些運算器電路中有時采用鎖存器作為數據暫存器。

　　缺點：時序分析較困難。

　　不要鎖存器的原因有二：1、鎖存器容易產生毛刺，2、鎖存器在ASIC設計中應該說比ff要簡單，但是在FPGA的資源中，大部分器件沒有鎖存器這個東西，所以需要用一個邏輯門和ff來組成鎖存器，這樣就浪費了資源。

　　優點：面積小。鎖存器比FF快，所以用在地址鎖存是很合適的，不過一定要保證所有的latch信號源的質量，鎖存器在CPU設計中很常見，正是由于它的應用使得CPU的速度比外部IO部件邏輯快許多。latch完成同一個功能所需要的門較觸發器要少，所以在asic中用的較多。

　　二、觸發器

　　觸發器（Flip-Flop，簡寫為 FF），也叫雙穩態門，又稱雙穩態觸發器。是一種可以在兩種狀態下運行的數字邏輯電路。觸發器一直保持它們的狀態，直到它們收到輸入脈沖，又稱為觸發。當收到輸入脈沖時，觸發器輸出就會根據規則改變狀態，然后保持這種狀態直到收到另一個觸發。

　　觸發器（flip-flops）電路相互關聯，從而為使用內存芯片和微處理器的數字集成電路（IC）形成邏輯門。它們可用來存儲一比特的數據。該數據可表示音序器的狀態、計數器的價值、在計算機內存的ASCII字符或任何其他的信息。

　　有幾種不同類型的觸發器（flip-flops）電路具有指示器，如T（切換）、S-R（設置/重置）J-K（也可能稱為Jack Kilby）和D（延遲）。典型的觸發器包括零個、一個或兩個輸入信號，以及時鐘信號和輸出信號。一些觸發器還包括一個重置當前輸出的明確輸入信號。第一個電子觸發器是在1919年由W.H.Eccles和F.W.Jordan發明的。

　　觸發器(flip-flop)---對脈沖邊沿敏感，其狀態只在時鐘脈沖的上升沿或下降沿的瞬間改變。

　　T觸發器(Toggle Flip-Flop，or Trigger Flip-Flop)設有一個輸入和輸出，當時鐘頻率由0轉為1時，如果T和Q不相同時，其輸出值會是1。輸入端T為1的時候，輸出端的狀態Q發生反轉；輸入端T為0的時候，輸出端的狀態Q保持不變。把JK觸發器的J和K輸入點連接在一起，即構成一個T觸發器。

　　應用場合：時鐘有效遲后于數據有效。這意味著數據信號先建立，時鐘信號后建立。在CP上升沿時刻打入到寄存器。

　　三、寄存器

　　寄存器（register）：用來存放數據的一些小型存儲區域，用來暫時存放參與運算的數據和運算結果，它被廣泛的用于各類數字系統和計算機中。其實寄存器就是一種常用的時序邏輯電路，但這種時序邏輯電路只包含存儲電路。寄存器的存儲電路是由鎖存器或觸發器構成的，因為一個鎖存器或觸發器能存儲1位二進制數，所以由N個鎖存器或觸發器可以構成N位寄存器。 工程中的寄存器一般按計算機中字節的位數設計，所以一般有8位寄存器、16位寄存器等。

　　對寄存器中的觸發器只要求它們具有置1、置0的功能即可，因而無論是用同步RS結構觸發器，還是用主從結構或邊沿觸發結構的觸發器，都可以組成寄存器。一般由D觸發器組成，有公共輸入/輸出使能控制端和時鐘，一般把使能控制端作為寄存器電路的選擇信號，把時鐘控制端作為數據輸入控制信號。

　　寄存器的應用

　　1. 可以完成數據的并串、串并轉換；

　　2.可以用做顯示數據鎖存器：許多設備需要顯示計數器的記數值，以8421BCD碼記數，以七段顯示器顯示，如果記數速度較高，人眼則無法辨認迅速變化的顯示字符。在計數器和譯碼器之間加入一個鎖存器，控制數據的顯示時間是常用的方法。

　　3.用作緩沖器；

　　4. 組成計數器：移位寄存器可以組成移位型計數器，如環形或扭環形計數器。

　　四、移位寄存器

　　移位寄存器：具有移位功能的寄存器稱為移位寄存器。

　　寄存器只有寄存數據或代碼的功能。有時為了處理數據，需要將寄存器中的各位數據在移位控制信號作用下，依次向高位或向低位移動1位。移位寄存器按數碼移動方向分類有左移，右移，可控制雙向（可逆）移位寄存器；按數據輸入端、輸出方式分類有串行和并行之分。除了D邊沿觸發器構成移位寄存器外，還可以用諸如JK等觸發器構成移位寄存器。

　　五、總線收發器/緩沖器

　　緩沖寄存器：又稱緩沖器緩沖器(buffer)：多用在總線上，提高驅動能力、隔離前后級，緩沖器多半有三態輸出功能。當負載不具有非選通輸出為高阻特性時，將起到隔離作用；當總線的驅動能力不夠驅動負載時，將起到驅動作用。由于緩沖器接在數據總線上，故必須具有三態輸出功能。

　　它分輸入緩沖器和輸出緩沖器兩種。前者的作用是將外設送來的數據暫時存放，以便處理器將它取走；后者的作用是用來暫時存放處理器送往外設的數據。有了數控緩沖器，就可以使高速工作的CPU與慢速工作的外設起協調和緩沖作用，實現數據傳送的同步。

　　Buffer:緩沖區，一個用于在初速度不同步的設備或者優先級不同的設備之間傳輸數據的區域。通過緩沖區，可以使進程之間的相互等待變少，從而使從速度慢的設備讀入數據時，速度快的設備的操作進程不發生間斷。

　　緩沖器主要是計算機領域的稱呼。具體實現上，緩沖器有用鎖存器結構的電路來實現，也有用不帶鎖存結構的電路來實現。一般來說，當收發數據雙方的工作速度匹配時，這里的緩沖器可以用不帶鎖存結構的電路來實現；而當收發數據雙方的工作速度不匹配時，就要用帶鎖存結構的電路來實現了（否則會出現數據丟失）。

　　緩沖器在數字系統中用途很多：

　　（1）如果器件帶負載能力有限，可加一級帶驅動器的緩沖器；

　?。?）前后級間邏輯電平不同，可用電平轉換器加以匹配；

　?。?）邏輯極性不同或需要將單性變量轉換為互補變量時，加帶反相緩沖器；（4）需要將緩變信號變為邊沿陡峭信號時，加帶施密特電路的緩沖器

　?。?）數據傳輸和處理中不同裝置間溫度和時間不同時，加一級緩沖器進行彌補等等。

　　六、鎖存器與觸發器的區別

　　鎖存器和觸發器是具有記憶功能的二進制存貯器件，是組成各種時序邏輯電路的基本器件之一。區別為：latch同其所有的輸入信號相關，當輸入信號變化時latch就變化，沒有時鐘端；flip-flop受時鐘控制，只有在時鐘觸發時才采樣當前的輸入，產生輸出。當然因為latch和flip-flop二者都是時序邏輯，所以輸出不但同當前的輸入相關還同上一時間的輸出相關。

　　1、latch由電平觸發，非同步控制。在使能信號有效時latch相當于通路，在使能信號無效時latch保持輸出狀態。DFF由時鐘沿觸發，同步控制。

　　2、latch對輸入電平敏感，受布線延遲影響較大，很難保證輸出沒有毛刺產生；DFF則不易產生毛刺。

　　3、如果使用門電路來搭建latch和DFF，則latch消耗的門資源比DFF要少，這是latch比DFF優越的地方。所以，在ASIC中使用 latch的集成度比DFF高，但在FPGA中正好相反，因為FPGA中沒有標準的latch單元，但有DFF單元，一個LATCH需要多個LE才能實現。latch是電平觸發，相當于有一個使能端，且在激活之后（在使能電平的時候）相當于導線了，隨輸出而變化。在非使能狀態下是保持原來的信號，這就可以看出和flip-flop的差別，其實很多時候latch是不能代替ff的。

　　4、latch將靜態時序分析變得極為復雜。

　　5、目前latch只在極高端的電路中使用，如intel 的P4等CPU。 FPGA中有latch單元，寄存器單元就可以配置成latch單元，在xilinx v2p的手冊將該單元配置成為register/latch單元，附件是xilinx半個slice的結構圖。其它型號和廠家的FPGA沒有去查證?！獋€人認為xilinx是能直接配的而altera或許比較麻煩，要幾個LE才行，然而也非xilinx的器件每個slice都可以這樣配置，altera的只有DDR接口中有專門的latch單元，一般也只有高速電路中會采用latch的設計。altera的LE是沒有latch的結構的，又查了sp3和sp2e，別的不查了，手冊上說支持這種配置。有關altera的表述wangdian說的對，altera的ff不能配置成latch，它使用查找表來實現latch。

　　一般的設計規則是：在絕大多數設計中避免產生latch。它會讓您設計的時序完蛋，并且它的隱蔽性很強，非老手不能查出。latch最大的危害在于不能過濾毛刺。這對于下一級電路是極其危險的。所以，只要能用D觸發器的地方，就不用latch。

　　有些地方沒有時鐘，也只能用latch了。比如現在用一個clk接到latch的使能端(假設是高電平使能),這樣需要的setup時間，就是數據在時鐘的下降沿之前需要的時間，但是如果是一個DFF，那么setup時間就是在時鐘的上升沿需要的時間。這就說明如果數據晚于控制信號的情況下，只能用latch,這種情況就是，前面所提到的latch timing borrow?；旧舷喈斢诮枇艘粋€高電平時間。也就是說，latch借的時間也是有限的。

　　在if語句和case不全很容易產生latch，需要注意。VIA題目這兩個代碼哪個綜合更容易產生latch：

　　代碼1

　　答案是代碼2在綜合時更容易產生latch。

　　對latch進行STA的分析其實也是可以,但是要對工具相當熟悉才行，不過很容易出錯。當前PrimeTime是支持進行latch分析的，現在一些綜合工具內置的STA分析功能也支持,比如RTL compiler, Design Compiler。除了ASIC里可以節省資源以外，latch在同步設計里出現的可能還是挺小的，現在處理過程中大都放在ff里打一下。

　　鎖存器電平觸發會把輸入端的毛刺帶入輸出；而觸發器由于邊沿作用可以有效抑制輸入端干擾。

　　在 CMOS 芯片內部經常使用鎖存器, 但是在PCB板級結構上, 建議用觸發器在時鐘邊沿上鎖存數據。這是因為在鎖存器閘門開啟期間數據的變化會直接反映到輸出端, 所以要注意控制閘門信號的脈沖寬度，而對于觸發器，只考慮時鐘的邊沿。

　　門電路是構建組合邏輯電路的基礎，而鎖存器和觸發器是構建時序邏輯電路的基礎。門電路是由晶體管構成的，鎖存器是由門電路構成的，而觸發器是由鎖存器構成的。也就是晶體管->門電路->鎖存器->觸發器,前一級是后一級的基礎。鎖存器和觸發器它們的輸出都不僅僅取決于目前的輸入，而且和之前的輸入和輸出都有關系。

　　它們之間的不同在于：鎖存器沒有時鐘信號，而觸發器常常有時鐘觸發信號。

　　鎖存器是異步的，就是說在輸入信號改變后，輸出信號也隨之很快做出改變非?？?。而另外一方面，今天許多計算機是同步的，這就意味著所有的時序電路的輸出信號隨著全局的時鐘信號同時做出改變。觸發器是一個同步版鎖存器。

　　觸發器泛指一類電路結構，它可以由觸發信號 (如: 時鐘、置位、復位等) 改變輸出狀態, 并保持這個狀態直到下一個或另一個觸發信號來到時。觸發信號可以用電平或邊沿操作，鎖存器是觸發器的一種應用類型。

　　七、D觸發器和D鎖存器的區別

　　鐘控D觸發器其實就是D鎖存器，邊沿D觸發器才是真正的D觸發器，鐘控D觸發器在使能情況下輸出隨輸入變化，邊沿觸發器只有在邊沿跳變的情況下輸出才變化。

　　兩個鎖存器可以構成一個觸發器,歸根到底還是dff是邊沿觸發的，而latch是電平觸發的。鎖存器的輸出對輸入透明的，輸入是什么，輸出就是什么，這就是鎖存器不穩定的原因，而觸發器是由兩個鎖存器構成的一個主從觸發器，輸出對輸入是不透明的，必須在時鐘的上升/下降沿才會將輸入體現到輸出，所以能夠消除輸入的毛刺信號。

　　八、寄存器與鎖存器的區別

　　寄存器與鎖存器的功能是提供數據寄存和鎖存。

　　寄存功能是指把數據暫時保存，需要時取出。鎖存功能是指總線電路中，鎖定數據輸出，使輸出端不隨輸入端變化。

　　13、流水線

　　流水線設計是經常用于提高所設計系統運行速度的一種有效的方法。

　　為了保障數據的快速傳輸，必須使系統運行在盡可能高的頻率上，但如果某些復雜邏輯功能的完成需要較長的延時，就會使系統難以運行在高的頻率上，在這種情況下，可使用流水線技術，即在長延時的邏輯功能塊中插入觸發器，使復雜的邏輯操作分步完成，減小每個部分的延時，從而使系統的運行頻率得以提高。流水線設計的代價是增加了寄存器邏輯，增加了芯片資源的耗用。

　　如某個復雜邏輯功能的實現需較長的延時，可將其分解為幾個（如3個）步驟來實現，每一步的延時變小，在各步間加入寄存器，以暫存中間結果，這樣可大大提高整個系統的最高工作頻率。

　　設計綜合到不同器件的最高工作頻率

　　流水線設計的關鍵在于整個設計時序的合理安排，前后級接口間數據流速的匹配。如果前后級流量相等，前級輸出直接可作為后級輸入，前級流量大于后級時，則需要增加緩存，前級流量小于后級時，則需要通過邏輯復制，串并轉換等方式將數據分流，或者前級存儲后輸出到后級進行處理。

　　流水線的思想：復制了處理模塊，用面積換速度。