0 引言

    時間同步技術是航天器在軌運行的重要支撐技術之一，高精度的時間同步對于各個系統的協同運行、任務調度與執行、故障查找和事故分析都有著非常重要的意義。

    目前，國內各類航天器上的時間同步主要是通過總線廣播時間碼的方式，能夠實現毫秒級別的時間同步精度。對于精度要求高的載荷，通過連接硬線接入精確時間秒脈沖的方式來獲得高精度的時間。

    隨著航天器的大型化，有效載荷數目和時間精度要求的提升，此類時間同步方案已經不能滿足時間精度和系統復雜度的需求。因此，對于大型航天器分系統的時間同步需要進一步設計。針對大型航天器有效載荷網絡的時間同步而言，本文提出一種基于包交換的多載荷、高可靠、高精度的時間同步解決方案。

1 多載荷同步模型

1.1 應用場景

    航天器上有效載荷網絡基于FC-AE-1553總線，網絡中的有效載荷節點作為網絡終端。每個終端節點都連接到相應的控制節點，如圖1所示。

    網絡控制器一般是已進行高精度同步的設備或包含高精度時間的設備。網絡控制器為通信的發起者和組織者，可以是主控計算機或者是級聯中某一級的網絡交換機。

1.2 同步原理

    基于包交換的雙向時間同步的工作模型多為主從模式，如網絡時間同步協議(Network Time Protocol，NTP)^[1]和精確時間同步協議(Precision Time Protocol，PTP)^[2]，包含精確時間的網絡節點作為主端(主時鐘)向從端(從時鐘)發起同步。

    如圖2，假設從時鐘時間慢于主時鐘，時間偏差值為<offset>。主端周期性發起同步，在T₁時刻向從端發送時間報文。該報文從時鐘接收到時為T₂，在T₃時刻從時鐘對收到的時間報文進行回復，回復報文被收到時刻為T₄。其中T₁、T₄為主時鐘記錄的時間，T₂、T₃為從時鐘記錄的時間。

    由主時鐘到從時鐘的時延為T_DL，由從時鐘到主時鐘的時延為T_UL，則有式(1)：

    根據估算的時間偏差，對從時鐘的時間進行補償，從而達到時間同步的目的。

2 方案設計

2.1 對稱時延設計

    在基于包交換的時間同步機制中，式(2)的成立前提是往返時延對稱(T_DL=T_UL)。當鏈路時延不對稱時，根據式(2)計算得到的時間偏差值并不是真正的從端與主端的時間偏差。

    造成鏈路時延不對稱的因素主要有：協議棧解析數據包產生的抖動、網絡傳播時延不對稱和網絡排隊時延^[3]。

    為了避免協議棧解析數據包帶來的隨機時間誤差抖動，將時間同步模塊放在FC協議中靠近物理層的位置：FC-2層。硬件實現的過程中，時延可控并可通過仿真得到，從而達到時延對稱，減小誤差的目的。

    在單級的主從同步過程中，不涉及網絡交換節點導致的排隊時延。各類緩存的排隊時延通過網絡擁塞控制來減小影響；在相鄰的網絡節點間，使用雙絞線或一對等長的光纖來保證網絡傳播時延的對稱。

2.2 可靠的時間偏差補償方法

    在估算出兩個網絡節點之間的時間偏差之后，從時鐘會對本地的時間進行補償。進行時間糾偏的最直接和快速的方法是直接賦值。這種直接賦值的方法將導致時間的跳變，影響載荷的指令執行、數據記錄與存儲等諸多方面，同時降低系統可靠性。

    為了避免直接調整時間的方法帶來時間的瞬時變化，同時保證時間的連續前進性，我們選擇更可靠的時間補償方法。將一定的時間偏差值分到多個晶振周期上進行補償，如圖3。

    假設在某時刻待同步時鐘的時間快于時鐘源的時間，時間偏差為offset。主時鐘頻率為f(Hz)，從時鐘實際頻率為f′(Hz)。在大于offset的時間AdjustTime(s)內完成時間調整(防止出現“時間倒流”和“時間停止”的情況)，則每個晶振周期從時鐘累加的時間為δ(δ<1/f′)，以此來完成時間偏差的補償。

    在實際應用中，f′的值的大小并不能確定，因此選擇AdjustTime等于同步周期，使用前幾個調整周期內的晶振計數值的均值替換式(3)中的AdjustTime×f′的值，用來計算校正后的累加值δ。

    在系統初始或重構時，主從時鐘的時間偏差值較大，為了保證從時鐘的時間誤差快速收斂，設置時間偏差的閾值offset0，當實際時間偏差的值大于該值時采用賦值調整，實際的時間偏差小于該值時采用漸進調整的時間補償方法。該策略可以較好地平衡誤差收斂時間和時間的前進連續性。

2.3 頻率偏差校正

    各網絡節點均通過晶振來進行本地計時，根據晶振的頻率，每個晶振周期累加對應的時間，從而實現時間的累加。由于所有晶振均存在一定的偏差：標稱誤差、漂移誤差，還需對晶振的偏差進行補償和校正。

    在時間同步原理中，由于主時鐘周期性發起時間同步(如圖4)，忽略路徑上的延時和駐留時間的變化，從時鐘可依據該同步消息完成對本節點的晶振頻偏的測量。在估算出本地的晶振偏移量后，從時鐘將對該偏移量進行糾正，使得從時鐘的頻率與主時鐘保持一致。

    若主時鐘與從時鐘的頻率相同，則ΔT=T_Count。實際中，按照f₁/f₂=T_Count/ΔT的比例對從時鐘的頻率進行校正。

2.4 網絡擁塞控制

    對于時間同步而言，同步周期越短，得到的同步精度越高，時間同步消耗的網絡負載也就越高。網絡負載的增加易引起堵塞，進而對時間同步業務產生影響。網絡擁塞控制也是時間同步的對稱時延設計的一部分。

    目標載荷網絡為基于FC-AE-1553的命令響應式網絡，該網絡的所有數據傳輸均由網絡控制器進行調度。為了統籌時間同步業務和其他業務，網絡控制器周期性發送數據，在周期內對時間同步幀預留相應的信道空閑時間，以免造成網絡擁堵對時間同步的影響，可提高同步精度^[4]。

    此外，在網絡中，將時間同步數據幀的優先級設置為最高級，以此來保證在業務量大、網絡繁忙時，時間同步數據幀能夠得到優先處理和傳輸。

3 實驗與分析

3.1 實驗系統

    為了驗證文中提出的有效載荷時間同步方法，搭建了包含時鐘源、主時鐘和從時鐘的驗證系統，其模型如圖5。

    在驗證模型中，兩塊平臺為Xilinx K7系列的FPGA板卡分別邏輯實現主時鐘和從時鐘及它們相應的時間同步功能，實現的功能模塊見表1。由GPS接收機輸出時間信息作為主時鐘的授時源，并提供精確的秒脈沖信號，主時鐘依據此時間信息進行授時。

    主時鐘與從時鐘均會按照自己本地的時間，在時間整秒變化時，生產秒脈沖信號。利用示波器以主端生成的秒脈沖信號作為觸發，多通道余輝顯示兩個秒脈沖，比較兩者上升沿之間的時間差得到從時鐘和主時鐘之間時間偏差的范圍。

3.2 結果與分析

3.2.1 晶振偏差校正的結果

    為了測算對晶振頻率偏差校正的效果，進行了對照測試。在1 s同步周期下分別為開啟晶振偏差補償和關閉晶振補償，其測試結果如圖6、圖7所示。

    對比測試結果可以看出，在本驗證系統中由于晶振漂移引起的每周期時間偏差均值在-800 ns，從時鐘的晶振頻率低于主時鐘的晶振頻率，兩者之間的頻率比為β。

    對比圖6和圖7的結果可以發現，通過周期性地時間同步數據包來進行待同步時鐘的晶振漂移校正可以獲得較好的效果。

3.2.2 同步周期測試結果

    為了測試時間同步周期對時間同步精度的影響，選取了從1 ms至1 000 ms中不同的同步周期，進行了時間同步測試，測試的結果如表2所示。

    從表2的結果可以看出，時間同步的精度隨著同步周期的增加而變差。其原因是：由于普通晶振的穩定度有限，完成一次同步之后，同步周期增長導致按照晶振進行時間累加，因此在時間累加增長時會造成新的時間偏差。針對該誤差，可結合應用場景所需要的時間精度，對同步周期進行選擇。當精度要求更高時，可通過選擇穩定度更高的晶振來實現。

3.2.3 背景流量測試結果

    在時間同步周期為1 ms時進行了背景流量測試，測試背景流量對時間同步精度的影響。分別在無背景流量、周期性廣播16 KB、32 KB和64 KB數據包的情況下進行了時間同步測試。

    如圖8，在背景流量為64 KB數據包時的時間同步秒脈沖示波器顯示。經過測試，在不同背景流量時，時間同步精度的變化可以忽略，因此此處不再展示其他背景流量時的示波器顯示結果。

    根據示波器顯示的結果，依據主從端之間的秒脈沖上升沿余輝可以判讀出時間同步精度范圍在-20~20 ns以內。在有背景流量為周期性廣播長度為16 KB、32 KB和64 KB的數據包時，同步精度范圍依然保持在-20~20 ns之內。

    對比四組測試的結果，可以發現背景流量對時間同步的精度影響甚微?？梢姙榱四軌虮ＷC時間同步的過程所進行的網絡擁塞控制策略保證了在網絡繁忙的情況下，高精度的時間同步。

4 結論

    對于大型航天器的有效載荷網絡，本文利用雙向時間同步的方法，并將其與網絡協議進行整合，在提供高精度時間的同時，不增加系統的復雜度。并通過步進時間補償、晶振頻率校正、網絡擁塞控制的策略，來減小同步周期、晶振偏差和網絡擁塞等對時間同步的影響。最后給出的實驗測試結果表明，在不同同步周期下、不同背景流量下，該方法都能實現納秒級的時間同步精度，符合當前各類載荷的精度需求。

參考文獻

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[2] IEEE standard for a precision clock synchronization protocol for networked measurement and control systems.IEC 61588：2009(E)，2009.

[3] 王洋.電信網中基于IEEE 1588標準的時鐘同步研究[D].杭州：浙江大學，2010.

[4] MOCHIZUKI B，HADZIC I.Improving IEEE 1588v2 clock performance through controlled packet departures[J].IEEE Communications Letters，2010，14(5)：459-461.

作者信息:

魏  瑋1，2，曹素芝2，鐘紅恩2

（1.中國科學院大學，北京100049；2.中國科學院空間應用工程與技術中心，北京100094）