大家好，博主最近有事忙了幾天，沒有更新，今天正式回來了。那么又到了每日學習的時間了，今天咱們來聊一聊 簡談FPGA的上電復位，歡迎大家一起交流學習。
在基于verilog的FPGA設計中，我們常?？梢钥吹揭韵滦问降倪M程：
信號rst_n用來對進程中所用變量的初始化，這個復位信號是十分重要的，如果沒有復位，會導致一些寄存器的初始值變得未知，如果此時FPGA就開始工作的話，極易導致錯誤。
那么，這個復位信號來自何處？難道我們做好的系統，每次上電后都要手動按一下reset按鈕么？
答案是否定的！這個復位信號其實是由特定的程序來產生的，系統每次上電，都會由該程序產生一個復位信號，從而避免了手動復位。
在網上找了多種方案，覺得只有這個程序比較簡單實用，轉來如下：
說明：
1.第一個進程用來延時，當上電后，延時100ms，以保證FPGA內部達到穩定狀態；此時sys_rst_n始終為0，也就是系統時鐘處于復位狀態中；
2.當100ms延時結束后，sys_rst_n與系統時鐘同步釋放，即sys_rst_n拉高，復位結束，系統開始正常工作。
今天就聊到這里，各位，加油。
本站內容除特別聲明的原創文章之外，轉載內容只為傳遞更多信息，并不代表本網站贊同其觀點。轉載的所有的文章、圖片、音/視頻文件等資料的版權歸版權所有權人所有。本站采用的非本站原創文章及圖片等內容無法一一聯系確認版權者。如涉及作品內容、版權和其它問題，請及時通過電子郵件或電話通知我們，以便迅速采取適當措施，避免給雙方造成不必要的經濟損失。聯系電話：010-82306118；郵箱：aet@chinaaet.com。