0 引言

    在射頻前端模塊中，射頻開關在信號切換中發揮關鍵作用。絕緣體上硅(Silicon-on-Insulator，SOI)工藝因其與傳統CMOS工藝兼容，具備與LNA(Low Noise Amplifier)等器件集成的潛力，近年來取得長足發展^[1]。因其性價比更好，在射頻開關市場，SOI基本取代了GaAs^[2]。SOI晶圓因其引入埋氧層，富陷阱層和高電阻率襯底，極大改善了射頻開關的性能^[3]。在射頻開關工藝領域，IBM、Globalfoundries、STMicro、Towerjazz取得了很好的進展^[2，4-8]，主要關注開關參數優值的提高，擊穿電壓的提高及諧波能力的改善。國內基于SOI也報道了SPDT、SP8T的相關實驗結果^[9-11]，MEMS開關技術及進展^[12-13]。然而，著重比較不同設計參數對射頻開關結構小信號的影響鮮有報道。

1 實驗設計

    射頻開關結構設計最主要的是串聯支路，晶體管的導通電阻主要影響射頻開關的插入損耗；并聯支路起輔助作用，提高隔離度的作用相當明顯。射頻開關傳輸的較高功率射頻信號，需要在晶體管的柵極、體區增加直流偏置電阻，減小射頻信號的泄漏。一般地，源漏之間也會增加直流偏置電阻，使級聯的晶體管處于一致的偏置狀態。為研究單級寬度和級聯數目對串聯支路和并聯支路的影響，設計了相關測試結構，如表1所示。將單個串聯支路和單個并聯支路組合起來，形成單刀單擲電路結構。兩者的柵極電壓和體區電壓采用互補的偏置。偏置電壓條件如表2所示。單刀雙擲結構是將兩個單刀單擲結構組合起來，加載偏置電壓狀態類似。串聯支路、并聯支路、單刀單擲以及單刀雙擲的電路結構如圖1所示。

    工藝平臺基于0.2 μm SOI RF工藝，選用的SOI晶圓具有高阻襯底和陷阱層，減小襯底損耗，能夠改善射頻開關的小信號性能。所采用的工藝步驟基本與體硅工藝兼容。該工藝平臺的射頻開關品質因子為143 fs，選用的柵極長度Length為0.2 μm，實驗選取頻率為900 MHz。本文主要基于已經過驗證的PSP SOI RF模型仿真結果進行分析討論。如圖2所示，模型驗證結構選用串聯支路，Width=2 mm, Stack=8, 各偏置電阻均為50 kΩ，ON和OFF偏置電壓如圖2所示。從圖中可以看出，導通狀態時的插入損耗和關斷狀態的隔離度在頻率范圍為0~5 GHz內，測試數據與模型吻合較好。

2 結果分析及討論

2.1 單級寬度對小信號的影響

    圖3為不同單級寬度對串聯支路插入損耗和隔離度的影響。結構所采用級聯數目為12級。從圖3(a)中可以看出，當單級寬度增大時，插入損耗將減小(絕對值)。單級寬度為0.5 mm時，插入損耗為-1.292 dB；當寬度增大到3 mm時，插入損耗為-0.313 3 dB。插入損耗對單級寬度變化敏感?？梢岳斫鉃榫w管寬度增大時，該支路的等效電阻值變小，對射頻信號的阻擋作用減弱，射頻信號更易從一個射頻端口傳輸到另一個射頻端口。當然，較大的單級寬度，意味著射頻開關占用較大面積。從圖3(b)中可以看出，當單級寬度增大時，隔離度將減小(絕對值)。單級寬度為0.5 mm時，隔離度為-46.41 dB；當寬度增大到3 mm時，隔離度為-28.45 dB。隔離度對單級寬度變化敏感。可以理解為晶體管寬度增大時，該支路的等效電容變大，對射頻信號的阻擋作用減弱，信號更易從一個射頻端口泄漏到另一個射頻端口。為減小信號泄漏，串聯支路需要采用較小的單級寬度。實際應用中，插入損耗的性能需要首先考慮，串聯支路當采用較大寬度；可以通過并聯支路的引入，達到改善隔離度的目的。

2.2 級聯數目對小信號的影響

    射頻開關傳輸功率一般較大，需要承受較高的電壓，一般會采用級聯的結構。圖4所示為不同級聯數目對串聯支路插入損耗和隔離度的影響。結構所采用單級寬度為2 mm。從圖4(a)中可以看出，當級聯數目增大時，插入損耗將越大(絕對值)。級聯數目為6時，插入損耗為-0.208 8 dB；當級聯數目為16時，插入損耗為-0.554 dB。插入損耗對級聯數目變化敏感。當級聯數目增加時，該支路的等效電阻值變大，對射頻信號的阻擋作用變大，射頻信號更難從一個射頻端口傳輸到另一個射頻端口。而關斷狀態時，如圖4(b)中可以看出，當級聯數目增加時，隔離度將增大(絕對值)。級聯數目為6時，隔離度為-25.82 dB；當級聯數目為16時，隔離度為-34.98 dB。隔離度對級聯數目變化敏感。當晶體管處于關斷狀態時，等效成關斷電容。當增加級聯數目時，相當于多串聯了電容進入信號通路，等效電容變小，對射頻信號的阻礙作用變大，隔離度將變得更好。

2.3 偏置電阻對小信號的影響

    射頻開關作為信號切換元件，需要通過偏置電壓來實現導通和關斷。因為傳輸的是高頻信號，應放置偏置電阻防止信號泄漏。圖5 所示為柵極、體區和源漏之間偏置電阻對串聯支路插入損耗和隔離度的影響。結構所采用單級寬度為2 mm，級聯數目為12級。如圖5(a)所示，偏置電阻越大，串聯結構的插入損耗越小(絕對值)。偏置電阻越大，對射頻信號的隔離能力越強，能夠改善插入損耗，當偏置電阻為50 kΩ時，插入損耗的變化趨于飽和。實際設計中，該電阻一般在幾十kΩ。如圖5(b)所示，偏置電阻越大，串聯結構的隔離度越小(絕對值)。偏置電阻越大，對射頻信號的隔離能力越強，信號泄漏較少，隔離度變差。當偏置電阻為50 kΩ時，隔離度的變化也趨于飽和。實際應用中還需考慮開關速度，則偏置電阻不能過大。

2.4 偏置電壓對小信號的影響

    圖6所示為偏置電壓對串聯支路插入損耗和隔離度的影響。結構所采用單級寬度為2 mm，級聯數目為12級。如圖6(a)所示，當柵極電壓Vg為0 V時，晶體管基本沒有開啟，插入損耗為-29.59 dB。當Vg高于1 V時，插入損耗的變化較小。開啟狀態，一般偏置電壓為+VDD，使得晶體管充分開啟，甚至可以加載一定的過驅動電壓。如圖6(b)所示，關斷狀態時，需要在柵極和體區同時加載-VDD，使得晶體管處于完全關斷狀態，體區的負偏壓能夠減小器件源區/漏區和體區之間的結電容，從而減小關態電容，有效提高隔離度。Vg和Vb同時加載負電壓對隔離度的影響比單獨加載Vg或Vb負電壓時的大。實際應用中，可以通過偏置電路實現柵極電壓Vg和體區電壓Vb的同步變化。

2.5 不同結構小信號性能 

    圖7所示為串聯支路(Series)、并聯支路(Shunt)、單刀單擲(SPST)、單刀雙擲(SPDT)電路結構的插入損耗和隔離度。串聯支路(Series)單級寬度為2 mm，級聯數目為12級；并聯支路(Shunt)單級寬度為0.5 mm，級聯數目為12級。結構選取電阻為50 kΩ，電壓偏置按表2加載，VDD=2.5 V。圖7(a)為不同結構的插入損耗。從圖中可以看出，串聯支路的插入損耗為-0.416 3 dB。單刀單擲結構的插入損耗為-0.442 7 dB，這主要是由于并聯支路的引入。雖然并聯支路處于關斷狀態，但是還是會泄漏掉部分射頻信號，所以單刀單擲結構的插入損耗會退化0.026 4 dB。同理，對于單刀雙擲結構，由于引入了更多的信號泄漏路徑，插入損耗為-0.477 8 dB，較單刀單擲結構退化了0.035 1 dB。圖7(b)所示為不同結構的隔離度。從圖中可以看出，串聯支路的隔離度為-32.08 dB。單刀單擲結構的隔離度為-44.99 dB，這主要是由于并聯支路的引入。并聯支路作為輔助部分，在串聯支路關斷時，并聯支路是導通的。從串聯支路泄漏過來的信號會經并聯支路泄漏到地，所以單刀單擲結構的隔離度會改善12.91 dB。同理，對于單刀雙擲結構，由于引入了更多的信號泄漏路徑，隔離度為-51.42 dB，較單刀單擲結構改善了19.34 dB。由此可見，并聯支路的引入，將明顯改善射頻開關的隔離度。并聯支路的引入只是較小程度使得插入損耗退化。在實際設計中，普遍采用增加并聯支路的結構。

3 結論

    本文通過設計串聯支路、并聯支路、單刀單擲、單刀雙擲電路結構分析了設計參數對射頻開關小信號的影響。當單級寬度增大時，插入損耗(絕對值)將越小，隔離度(絕對值)將越??；當級聯數目增大時，插入損耗(絕對值)將越大，隔離度(絕對值)將越大；偏置電阻越大，串聯結構的插入損耗(絕對值)越小，隔離度(絕對值)越小，在50 kΩ接近飽和；導通時，應在柵極加載+VDD，使得晶體管充分開啟，關斷狀態時，需要在柵極和體區同時加載-VDD，使得晶體管處于完全關斷狀態；比較分析了串聯支路、并聯支路、單刀單擲、單刀雙擲電路結構的插入損耗和隔離度，指出增加并聯支路的結構的重要性。

參考文獻

[1] PURAKH R V，ZHANG S，TOH R T，et al.A 130 nm RFSOI technology with switch, LNA，and EDNMOS devices for integrated front-end module SoC applications[C].IEEE Radio Frequency Integrated Circuits Symposium，2015：47-50.

[2] GIANESELLO F，MONROY A，VIALLA V，et al.Highly linear and sub 120 fs Ron x Coff 130 nm RF SOI technology targeting 5G carrier aggregation RF switches and FEM SOC[C].IEEE Topical Meeting on Silicon Monolithic Integrated Circuits in RF Systems，2016：9-12.

[3] Soitec.Innovative RF-SOI Wafers fro Wireless Applications[DB/OL].[2018-06-20].https://www.soitec.com/media/up-load/3_publications/RFSOI/soitec_rf-soi_substrates_wp.pdf.

[4] JAFFE M，ABOU-KHALIL M，BOTULA A，et al.Improve ments in SOI technology for RF switches[C].IEEE Topical Meeting on Silicon Monolithic Integrated Circuits in RF Systems，2015：30-32.

[5] RABBENI P A，JOSEPH A，LETAVIC T，et al.RF SOI revolutionizing RF system design[J].Microwave Journal，2015，58(10)：1-8.

[6] BOTULA A，JOSEPH A，SLINKMAN J，et al.A thin-film SOI 180 nm CMOS RF switch technology[C].IEEE Topical Meeting on Silicon Monolithic Integrated Circuits in RF Systems，2009：1-4.

[7] SHAKED Z，HURWITZ P，HEIMAN A，et al.SOI technology for front end applications[C].IEEE International Conference on Microwaves，Communications，Antennas and Electronic Systems，2015：1-3.

[8] TOH R T，PARTHASARATHY S，SUN T.A 300 mm foundry HRSOI technology with variable silicon thickness for integrated FEM applications[C].IEDM16：2.4.1-2.4.4.

[9] 蔣東銘，陳新宇，許正榮，等.基于CMOS SOI工藝的射頻開關設計[J].固體電子學研究與進展，2014，34(2)：142-145，162.

[10] 田亮，陳磊，周進，等.低插入損耗高隔離度SOI射頻開關電路的研究[J].微電子學，2009，39(5)：653-656.

[11] 陳磊，趙鵬，崔杰，等.用于多模多頻射頻前端的單刀八擲SOI天線開關設計[J].固體電子學研究與進展，2014，34(1)：65-68，100.

[12] 曹合適，粟雅娟，張斌珍，等.微納機電開關研究現狀[J].電子技術應用，2015，41(9)：21-24，32.

[13] 劉立，胡磊，丑修建.發展中的RF MEMS開關技術[J].電子技術應用，2016，42(11)：14-17，21.

作者信息:

莘海維，劉張李

(上海華虹宏力半導體制造有限公司，上海201203)