自2018年4月始，臺積電已在眾多技術論壇或研討會中揭露創新的SoIC技術，這個被譽為再度狠甩三星在后的秘密武器，究竟是如何厲害？

　　臺積電首度對外界公布創新的系統整合單芯片（SoIC）多芯片3D堆疊技術，是在2018年4月的美國加州圣塔克拉拉（Santa Clara）第二十四屆年度技術研討會上。

　　推進摩爾定律臺積電力推SoIC 3D封裝技術

　　隨著先進納米制程已逼近物理極限，摩爾定律發展已難以為繼，無法再靠縮小線寬同時滿足性能、功耗、面積及訊號傳輸速度等要求；再加上封裝技術難以跟上先進制程的發展進程，因此三星、臺積電、英特爾等晶圓代工巨擘紛紛跨足封裝領域，要借重先進的封裝技術實現更高性能、更低耗電量、更為小體積、訊號傳輸速度更快的產品。

　　甚至，在逐步進入后摩爾定律時代后，晶圓代工大廠的發展重心，也逐漸從過去追求更先進納米制程，轉向封裝技術的創新。而，SoIC就在這樣的前提之下誕生了。

　　若以臺積電于2009年正式進軍封裝領域估算，SoIC是臺積電耗費十年才磨出的寶劍，被譽為可再次把三星狠狠甩在后頭、實現3D IC的高階封裝技術。

　　晶圓對晶圓的3D IC技術

　　根據臺積電在第二十四屆年度技術研討會中的說明，SoIC是一種創新的多芯片堆疊技術，是一種晶圓對晶圓（Wafer-on-wafer）的鍵合（Bonding）技術，這是一種3D IC制程技術，可以讓臺積電具備直接為客戶生產3D IC的能力。

　　圖二: 臺積SoIC設計架構示意。(source: vlsisymposium.org, 制圖:CTIMES)

　　讓外界大感驚艷的是，SoIC技術是采用硅穿孔（TSV）技術，可以達到無凸起的鍵合結構，可以把很多不同性質的臨近芯片整合在一起，而且當中最關鍵、最神秘之處，就在于接合的材料，號稱是價值高達十億美元的機密材料，因此能直接透過微小的孔隙溝通多層的芯片，達成在相同的體積增加多倍以上的性能，簡言之，可以持續維持摩爾定律的優勢。

　　圖三: SoIC的微芯片平面圖。(source: vlsisymposium.org)

　　據了解，SoIC是基于臺積電的CoWoS（Chip on wafer on Substrate）與多晶圓堆疊（WoW）封裝技術開發的新一代創新封裝技術，未來將應用于十納米及以下的先進制程進行晶圓級的鍵合技術，被視為進一步強化臺積電先進納米制程競爭力的利器。2018年10月，臺積電在第三季法說會上，已針對萬眾矚目的SoIC技術給出明確量產時間，預期2020年開始挹注臺積電的營收貢獻，至2021年將會大量生產，挹注臺積電更加顯著的營收貢獻。

　　六月，臺積電赴日本參加VLSI技術及電路研討會發表技術論文時，也針對SoIC技術揭露論文，論文中表示SoIC解決方案將不同尺寸、制程技術及材料的裸晶堆疊在一起。相較于傳統使用微凸塊的三維積體電路解決方案，臺積電的SoIC的凸塊密度與速度高出數倍，同時大幅減少功耗。此外，SoIC能夠利用臺積電的InFO或CoWoS的后端先進封裝至技術來整合其他芯片，打造強大的3D×3D系統級解決方案。

　　外界咸認，從臺積電最初提出的2.5版CoWoS技術，至獨吃蘋果的武器InFO（整合型扇型封裝）技術，下一個稱霸晶圓代工產業的，就是SoIC技術。

　　攤開臺積電公布的2019年第一季財報，10納米及以下納米制程的營收貢獻，已大大超越16納米制程的營收貢獻，凸顯出未來十納米及以下先進制程已勢不可當。

　　也因此，2019年，電子設計自動化（EDA）大廠，如益華電腦（Cadence）、明導國際（Mentor）、ANSYS皆已相繼推出支援臺積電SoIC的解決方案，并已通過臺積電認證，準備迎接SoIC輝煌時代的來臨。

　　英特爾「Foveros」3D封裝技術打造首款異質處理器

　　英特爾（Intel）在今年的COMPUTEX終于正式宣布，其10納米的處理器「Ice Lake」開始量產，但是另一個10納米產品「Lakefiled」卻缺席了。

　　雖然同樣使用10納米制程，但「Lakefiled」是一個更高階的產品，同時也將是是英特爾首款使用3D封裝技術的異質整合處理器。

　　圖四: 英特爾Foveros的堆疊解析圖（source: intel）

　　根據英特爾發布的資料，「Lakefield」處理器，不僅在單一芯片中使用了一個10nm FinFET制程的「Sunny Cove」架構主核心，另外還配置了4個也以10nm FinFET制程生產的「Tremont」架構的小核心。此外，還內建LP-DDR4記憶體控制器、L2和L3快取記憶體，以及一個11代的GPU。

　　而能夠將這么多的處理核心和運算單元打包成一個單芯片，且整體體積僅有12 x 12mm，所仰賴的就是「Foveros」3D封裝技術。

　　圖五: 英特爾Foveros的區塊與架構原理（source: intel）

　　在年初的架構日上，英特爾也特別針對「Foveros」技術做說明。英特爾指出，不同于過去的3D芯片堆疊技術，Foveros能做到邏輯芯片對邏輯芯片的直接貼合。

　　英特爾表示，Foveros的問世，可以為裝置與系統帶來更高性能、高密度、低功耗的處理芯片技術。Foveros可以超越目前被動中介層（interposers）的芯片堆疊技術，同時首次把記憶體堆疊到如CPU、繪圖芯片和AI處理器等，這類高性能邏輯芯片之上。

　　此外，英特爾也強調，新技術將提供卓越的設計彈性，尤其當開發者想在新的裝置外型中，置入不同類型記憶體和I/O元素的混合IP區塊。它能將產品分拆成更小的「微芯片（chiplets）」結構，讓I/O、SRAM和電源傳遞電路可以在配建在底層的裸晶上，接著高性能的邏輯微芯片則可進一步堆疊在其上。

　　英特爾甚至強調，Foveros技術的問世是該公司在3D封裝上的一大進展，是繼EMIB（Embedded Multi-die Interconnect Bridge）2D封裝技術之后的一大突破。

　　TSV與μbumps技術是量產關鍵

　　而從英特爾所揭露的技術資料可看出，Foveros本身就是一種3D IC技術，透過硅穿孔（Through-Silicon Via, TSV）技術與微凸塊（micro-bumps）搭配，把不同的邏輯芯片堆疊起來。

　　其架構概念就是在一塊基礎的運算微芯片（compute chiplet）上，以TSV加上微凸塊的方式，堆疊其他的運算晶粒（die）和微芯片（chiplets），例如GPU和記憶體，甚至是RF元件等，最后再把整個結構打包封裝。

　　而英特爾目前所使用的制程已達到10納米，預計也可以順利推進至7納米，也此透過此3D封裝技術，將可在單一芯片中達成絕佳的運算效能，并持續推進摩爾定律。

　　英特爾更特別把此技術稱為「臉貼臉（Face-to-Face）」的封裝，強調它芯片對芯片封裝的特點。而要達成此技術，TSV與微凸塊（μbumps）的先進制程技術就是關鍵，尤其是凸塊接點的間距（pitch）僅有約36微米（micron），如何透過優異的打線流程來達成，就非常考驗英特爾的生產技術了。

　　圖六: Foveros的TSV與微凸塊疊合示意（source: intel）

　　但是英特爾也指出，Foveros技術仍存在三個挑戰，分別為散熱、供電、以及良率。由于多芯片的堆疊，勢必會大幅加大熱源密度；而上下層邏輯芯片的供電性能也會受到挑戰；而如何克服上述的問題，并在合理的成本內進行量產供貨，則是最后的一道關卡。

　　依照英特爾先前發布的時程，「Lakefield」處理器應該會在今年稍晚推出，但由于英特爾沒有在COMPUTEX更新此一產品的進度，是否能順利推出仍有待觀察。