最近，chiplet這個概念熱了起來，從美國DARPA的CHIPS項目到Intel的Foveros等，都把chiplet看成是未來芯片的重要基礎技術。簡單來說，chiplet技術就是像搭積木一樣，把一些預先生產好的能實現特定功能的芯片裸片（die）通過先進的集成技術（比如3D integration等）集成封裝在一起，形成一個系統芯片(SoC)。而這些基本的裸片就是chiplet。從這個意義上來說，chiplet就是一個新的IP復用模式。未來，以chiplet模式集成的芯片會是一個“超級”異構系統，可以為AI計算帶來更多的靈活性和新的機會。

　　chiplet模式興起

　　chiplet的概念其實很簡單，就是硅片級別的”復用”。設計一個系統級芯片，以前的方法是從不同的IP供應商購買一些IP，軟核（代碼）或硬核（版圖），結合自研的模塊，集成為一個SoC，然后在某個芯片工藝節點上完成芯片設計和生產的完整流程。未來，對于某些IP，你可能不需要自己做設計和生產了，而只需要購買別人己經做好的硅片(管芯)，然后在一個封裝里集成起來，形成一個SiP（System in Package）。所以chiplet也是一種IP，但它是以硅片的形式提供,而不是之前依軟件形式。

　　從這段描述來看chiplet可以說是一種新的芯片設計模式，要實現chiplet這種新的IP復用模式，首先要具備的技術基礎就是先進的芯片集成封裝技術。SiP的概念其實很早就有，把多個芯片裝在一個封裝里也有很久的歷史了。但要實現chiplet這種高靈活度，高性能，低成本的芯片復用愿景，必須要具備有先進的芯片集成技術，比如Intel最近提出的EMIB,Foveros，3D集成技術等。

　　未來芯片設計中，產品的功能，成本與上市時間等是主要因素，如果你想把所有東西都集成在一個芯片上，導致芯片的面積會很大,需要很長的時間。如果你想使用先進的制造工藝，它的成本會更高,越來越不切實際。更為重要的是未來的許多器件，使用的材料也并非一定是硅材料，可能是鍺，III-V族，碳化硅等，因此如果能把一個復雜的芯片分解成若干個子系統，而其中有些子系統可能是標準化的產品，就是chiplet中的某一種，最后把它封裝在一體。它是近期半導體業在后摩爾定律的方向之一，通俗說就是“異質集成”，或者叫“異構集成”。

　　Chiplet典型范例

　　英特爾實際上有幾種不同的芯片組解決方案，它有助于揭示未來的芯片組三個發展方向，顯然臺積電等也擁有獨特的封裝技術，由此拿到了蘋果的處理器芯片訂單。

　　英特爾的EMIB(Embedded Multi-Die Interconnect Bridge，嵌入式多核心互聯橋接)封裝技術理念與2.5D封裝類似，但技術水平更高。

　　EMIB在本質上是一種非常薄的硅中介層(interposer)，上面有密度非常高的互聯結構，我們把它們成為微凸塊，EMIB的密度遠高于在其它標準封裝基板上發現的那種密度。微凸塊是一些微小的焊球，可以把一個芯片連接到另一個芯片上，后者連接到封裝內的高密度互聯結構上。

　　使用EMIB能把GPU和HBM(高帶寬內存)集成在一起，使用了封裝內部的HBM接口。然后我們在標準電路板級接口上使用了PCI Express，用它來承接GPU和CPU的功能。

　　另一個例子是Stratix 10 FPGA。它實際上是英特爾首次展示的EMIB解決方案。Stratix 10的中心是一個英特爾的FPGA，圍繞著它有六個小芯片。其中，有四個是高速收發器，兩個是高帶寬內存，它們都裝在一個封裝之中。這個例子中集成了來自三家代工廠、使用了六種不同的代工節點生產出來的芯片組。因此，Stratix 10進一步證明了不同代工廠生產的器件之間的互操作性。

　　此外，這顆芯片中使用了一種被稱為AIB的行業標準硅片到硅片接口，這是英特爾的高級接口總線。這是英特爾專為這種芯片設計的總線接口標準，它是實現封裝內部高帶寬、邏輯到邏輯器件互聯的重要支撐?？梢哉f，HBM是用于內存集成的第一個標準，而AIB是用于邏輯器件集成的第一個標準。

　　第三個例子是英特爾的Foveros解決方案，這是邏輯器件上堆疊邏輯器件的芯片方案，在2017年12月份首次提到該方案，并在2018年一月份的CES展會上發布了一款產品-Lakefield。它是一種芯片組集成，不過它不是水平堆疊，而是垂直堆疊。

　　對于這種邏輯器件上堆疊邏輯器件方案，可能需要更長的時間才能把它演化成一種工業領域的標準。因為它這上面的芯片基本上都是共同設計的。在邏輯器件上堆疊內存可能會是最先衍生出三維堆疊開發標準的地方。

　　散熱是最大的問題。其實，你也可以想象，硅片堆疊會讓任何類型的散熱問題都變得更為棘手。因此，我們確實需要繼續規劃分層，以適應、調整各個熱點。此外，我們還需要考慮整個系統的架構設計問題。三維堆疊不僅僅涉及到物理架構，它能一直影響到架構決策，而且是整個CPU/GPU和系統的架構。

　　對于芯片組還需要建立新的測試技術和標準。

　　圍繞測試的行業標準非常重要。通常而言，對于一個完整的封裝里的器件進行測試。首先需要把一個一個能正常工作的芯片組放到封裝內，但是即便每個芯片組能正常工作，也很難保證集成在一起的大芯片能正常工作，然而這種測試需要設置另外的精細pad來放探針。

　　最后一個也很明顯，就是機械標準，微凸塊的放置和它們之間的通路也需要有標準來支持互操作性。

　　很多chiplet模式的問題最終都需要EDA工具的改進來給出答案，需要EDA工具從架構探索，到芯片實現，甚至到物理設計的全面支持。

　　chiplet模式的挑戰

　　首先當然是集成技術的挑戰。chiplet模式的基礎還是先進的封裝技術，必須能夠做到低成本和高可靠性。這部分主要看foundry和封裝廠商。隨著先進工藝部署的速度減緩，封裝技術逐漸成為大家關注的重點。此外，集成技術的挑戰還來自集成標準。回到CHIPS項目，可以看出，該項目的重點就是設計工具和集成標準。Intel的AIB（Advanced Interface Bus）就是一個硅片到硅片的互聯標準，如果未來能夠成為業界的標準（類似ARM的AMBA總線標準的作用），則chiplet的模式就可能更快的普及。還有，對于這種“超級”異構系統，其更大的優化空間也同時意味著架構優化的難度也會大大增加。

　　除了集成技術之外，chiplet模式能否成功的另一個大問題是質量保障。我們在選擇IP的時候，除了PPA(power,performance and cost)之外，最重要的一個考量指標就是IP本身的質量問題。IP本身有沒有bug，接入系統會不會帶來問題，有沒有在真正的硅片上驗證過等等。在目前的IP復用方法中，對IP的測試和驗證已經有比較成熟的方法。但是對于chiplet來說，這還是個需要探索的問題。雖然，相對傳統IP，chiplet是經過硅驗證的產品，本身保證了物理實現的正確性。但它仍然有個良率的問題，而且如果SiP其中的一個硅片有問題，則整個系統都會受影響，代價很高。因此，集成到SiP中的chiplet必須保證100%無故障。從這個問題延伸，還有集成后的SiP如何進行測試的問題。將多個chiplet封裝在一起后，每個chiplet能夠連接到的芯片管腳更為有限，有些chiplet可能完全無法直接從芯片外部管腳直接訪問，這也給芯片測試帶來的新的挑戰。

　　因此chiplet尚是個新生亊物,目前至少能供選擇的芯片組并不很多,另外它還面臨如下一些挑戰：

　　眼下還沒有標準的方法貼裝或堆壘芯片組；

　　裸芯片到裸芯片的互連方案很昂貴；

　　設計和制造之間還有缺口，例如如何驗證和測試芯片組；

　　有一點目前還不是很清楚：一旦它們被制造出來交給集成商和封裝廠以后, 誰將來負責這些芯片組。