3nm制程工藝將于今年進行試產，不出意外的話，2022年量產沒有問題。在此基礎上，業界對2nm工藝的進展投入了更多的關注，特別是臺積電于2020下半年宣布2nm制程獲得重大突破之后，人們對其更加期待了。

　　與此同時，就在前不久，有19個歐盟成員國簽署了一項聯合聲明，為“加強歐洲開發下一代處理器和半導體的能力”進行合作。其中包括逐漸向2nm制程節點發展的領先制造技術。此外，日本正在與臺積電一起建立先進的IC封裝和測試工廠。中國臺灣半導體研究中心（TSRI）開始與日本產業技術總合研究所（AIST）合作，開發新型晶體管結構。日本媒體指出，這有助于制造2nm及更先進制程芯片，他們計劃將合作成果應用在2024年后的新一代先進半導體當中。而2024年正是臺積電2nm制程的量產年。

　　目前，距離2nm試產還有一段時間，各方面都在積極籌備當中，圍繞著晶圓廠臺積電，各大半導體設備供應商、材料工藝服務商、EDA工具廠商，以及主要客戶，都開始將越來越多的精力向2nm轉移。

　　晶圓廠

　　目前來看，在3nm和2nm制程方面，臺積電相對于三星的領先優勢很明顯，特別是2nm，還看不到來自于三星的權威信息。

　　2019年，臺積電率先開始了2nm制程技術的研發工作。相應的技術開發的中心和芯片生產工廠主要設在臺灣地區的新竹，同時還規劃了4個超大型晶圓廠，主要用于2nm及更先進制程的研發和生產。

　　臺積電2019年成立了2nm專案研發團隊，尋找可行路徑進行開發。在考量成本、設備相容、技術成熟及效能表現等多項條件之后，決定采用以環繞閘極（Gate-all-around，GAA）制程為基礎的MBCFET架構，解決FinFET因制程微縮產生電流控制漏電的物理極限問題。MBCFET和FinFET有相同的理念，不同之處在于GAA的柵極對溝道的四面包裹，源極和漏極不再和基底接觸。

　　根據設計的不同，GAA也有不同的形態，目前比較主流的四個技術是納米線、板片狀結構多路橋接鰭片、六角形截面納米線、納米環。與臺積電一樣，三星對外介紹的GAA技術也是Multi-Bridge Channel FET（MBCFET），即板片狀結構多路橋接鰭片。不過，三星在3nm節點處就使用了GAA，而臺積電3nm使用的依然是FinFET工藝。

　　按照臺積電給出的2nm工藝指標，Metal Track（金屬單元高度）和3nm一樣維持在5x，同時Gate Pitch（晶體管柵極間距）縮小到30nm，Metal Pitch（金屬間距）縮小到20nm，相比于3nm都小了23%。

　　按照規劃，臺積電有望在 2023 年中期進入 2nm 工藝試生產階段，并于一年后開始批量生產。2020年9月，據臺灣地區媒體報道，臺積電2nm工藝取得重大突破，研發進度超前，業界看好其2023年下半年風險試產良率就可以達到90%。

　　目前，除了晶圓廠建設、臺積電2nm人才安排和培育方面的工作也正在有條不紊地進行著，據報道，該公司在過去幾個月提拔了4名員工。這些舉措是為了讓這些員工有更多的精力投入到2nm制造工藝的研究和開發當中。據悉，Geoffrey Yeap現在是2nm制程平臺研發部的高級總監。這個位置在此之前是不存在的。當該公司開始專注于2nm制程時，創造這個位置是很重要的。臺積電對管理人員的學術要求很高。兩位新提拔的副總經理都有博士學位。

　　設備

　　對于芯片制造來說，需要的設備很多，但就2nm這樣高精尖地工藝來講，EUV光刻機無疑是最為關鍵的。有統計顯示，臺積電2021年底將安裝超50臺EUV光刻機。

　　對于臺積電先進制程所需的EUV設備，有日本專家做過推理和分析：在EUV層數方面，7nm+為5層，5nm為15層，3nm為32層，2nm將達45層。因此，到2022年，當3nm大規模生產、2nm準備試產，需要的新EUV光刻機數量預計為57臺。2023年，當3nm生產規模擴大、2nm開始風險生產時，所需新EUV光刻機數達到58臺。到2024年，啟動2nm的大規模生產，2025年生產規模擴大，到時所需新EUV光刻機數預計為62臺。

　　盡管EUV也將被用于DRAM（尤其是1a技術節點及以下），但采用先進制程的邏輯芯片仍是主要需求方。High-NA EUV光刻系統將始于2nm制程節點，其量產時間預估將是2025-2026年。據悉，ASML將在2022年完成第1臺High-NA EUV光刻機系統的驗證，并計劃在2023年交付給客戶，主要就是臺積電。

　　對于EUV技術，臺積電表示，要減少光刻機的掩膜缺陷及制程堆疊誤差，并降低整體成本。今年在2nm及更先進制程上，將著重于改善極紫外光技術的品質與成本。之前有消息稱，臺積電正在籌集更多的資金，為的是向ASML購買更多更先進制程的EUV光刻機，而這些都是為了新制程做準備。

　　對于2nm和更先進制程工藝來說，EUV光刻機的重要性越來越高，但是EUV設備的產量依然是一大難題，而且其能耗也很高。

　　在不久前舉辦的線上活動中，歐洲微電子研究中心IMEC首席執行官兼總裁LucVandenhove表示，在與ASML公司的合作下，更加先進的光刻機已經取得了進展。

　　LucVandenhove表示，IMEC的目標是將下一代高分辨率EUV光刻技術高NAEUV光刻技術商業化。由于此前的光刻機競爭對手早已經陸續退出市場，使得ASML把握著全球主要的先進光刻機產能，近年來，IMEC一直在與ASML研究新的EUV光刻機，目標是將工藝規?？s小到1nm及以下。

　　目前，ASML已經完成了NXE:5000系列的高NAEUV曝光系統的基本設計，至于設備的商業化。至少要等到2022年，而等到臺積電和三星拿到設備，要到2023年了。

　　前不久，中國中科院的研究人員宣布，已經突破了設計2nm芯片的瓶頸，成功地掌握了設計2nm芯片的技術，這樣的發展進程雖然讓人們欣喜，但其實還是存在著比較多的問題。雖然我們已經有了這方面的技術研究突破，但是沒有EUV設備的話，是不能夠實現生產的。這從一個側面反應出了EUV光刻機的重要性。也正是因為如此，全世界有先進制程能力的晶圓廠都將注意力集中到了ASML身上。

　　材料和工藝

　　對于像2nm這樣先進的制程工藝來說，互連技術的跟進是關鍵。傳統上，一般采用銅互連，但是，發展到2nm，相應的電阻電容（RC）延遲問題非常突出，因為，行業正在積極尋找銅的替代方案。

　　目前，面向2nm及更先進制程的新型互連技術主要包括：混合金屬化或預填充，將不同的金屬嵌套工藝與新材料相結合，以實現更小的互連和更少的延遲；半金屬嵌套，使用減法蝕刻，實現微小的互連；超級通孔、石墨烯互連和其他技術。這些都在研發中。

　　以混合金屬化為例，該工藝在互連中使用兩種不同的金屬。對于2nm來說，這很有意義，至少對一層來說是這樣。與雙金屬嵌套相比，通孔電阻更低，可靠性會提高，同時可以保持互連中銅的低電阻率?！?/p>

　　業界還一直探索在互連中使用釕材料作為襯墊。釕以改善銅的潤濕性和填充間隙而聞名，雖然釕具有優異的銅潤濕性，但它也有其他缺點，例如電遷移壽命較短，以及化學機械拋光等單元工藝挑戰。這減少了行業中釕襯墊的使用。

　　其它新的互連解決方案也會陸續出現，但它們可能要到2023/2024年的2nm量產時才會商用。根據IMEC的路線圖，行業可以從今天的雙金屬嵌套工藝轉移到下一代技術，稱為2nm混合金屬化。接下來將還會有半金屬嵌套和其它方案。

　　臺積電在材料上的研究，也讓2nm及更先進制程量產成為可能。據悉，臺積電和臺灣地區交大聯手，開發出全球最薄、厚度只有0.7納米的超薄二維半導體材料絕緣體，可望借此進一步開發出2nm，甚至是1nm的電晶體通道。

　　EDA工具

　　新的制程工藝離不開EDA工具的支持，2nm也不例外，業內兩大EDA廠商也早有相應的布局。

　　面對如此高精尖的制程工藝，Cadence和Synopsys創建了全新的EDA工具堆棧，并開發全新的IP庫。2nm制程要求芯片開發人員必須采用全新的設計規則和流程，并重新制作他們以前可能使用過的所有內容。就像在2014年至2015年轉向FinFET結構一樣，增加芯片設計成本的同時，采用GAAFET可能會再次增加設計成本。

　　Synopsys表示，Liberty 技術顧問委員會（LTAB）和互連建模技術顧問委員會（IMTAB）批準了新的建模結構，用以解決工藝節點低至 2nm 的時序和寄生參數提取問題。移動設備對超低功耗的要求以及各種制造挑戰，需要新的方法來確保在 signoff 時達到最佳精度，同時支持設計工具針對最低功耗進行優化。此外，這些節點上的器件架構、掩模和成像技術促使工件必須通過互連工藝文件（ITF）中的新擴展來建模。

　　Synopsys還推出了DTCO設計方法學，用以整合各種先進工藝。據悉，DTCO已經幫助客戶實現2nm工藝設計。

　　客戶

　　不久前，臺積電總裁魏哲家表示，臺積電制程每前進一個世代，客戶的產品速度效能提升30%- 40%，功耗可以降低20%-30%。這或許是該公司不斷追求先進制程的關鍵所在。

　　目前來看，臺積電將在業內率先量產2nm制程芯片已無懸念。而作為其近些年的頭號客戶，蘋果成為最先嘗鮮2nm芯片的廠商，也在情理之中。此外，2024年之后，高通、英偉達、AMD等都會成為其2nm技術的客戶。

　　目前，以臺積電的2nm研發進度來看，2024年正式量產沒有問題。也有報道指出，臺積電已經在研究2024年的2nm iPhone處理器，并且已經開始研究1nm制程節點技術。