您可能已經在智能手機上播放了數百個甚至數千個視頻。但是你有沒有想過按下“播放”會發生什么？
當你觸摸那個小三角形的那一刻，很多事情同時發生。在幾微秒內，手機處理器上空閑的計算核心就會 恢復生機。當他們這樣做時，他們的電壓和時鐘頻率會上升，以確保視頻解壓縮和顯示沒有延遲。同時，在后臺運行任務的其他內核會降低速度。電荷涌入活動內核的數百萬個晶體管，并在新閑置的晶體管中緩慢流淌。
這種稱為動態電壓和頻率縮放（DVFS） 的舞蹈 在稱為片上系統 （SoC） 的處理器中持續發生，該處理器運行您的手機和筆記本電腦以及支持它們的服務器。這一切都是為了平衡計算性能和功耗，這對智能手機來說尤其具有挑戰性。盡管電流激增，協調 DVFS 的電路仍努力確保穩定的時鐘和堅如磐石的電壓水平，但它們也是設計中最麻煩的。
這主要是因為時鐘生成和電壓調節電路是模擬的，與智能手機 SoC 上的幾乎所有其他電路不同。由于半導體制造的進步，我們已經習慣于幾乎每年都會推出具有更多計算能力的新處理器。將數字設計從舊的半導體工藝“移植”到新的工藝并不是野餐，但與嘗試將模擬電路轉移到新工藝相比，這不算什么。支持 DVFS 的模擬組件，尤其是一種稱為低壓降穩壓器 （LDO） 的電路，不會像數字電路那樣按比例縮小，而且基本上每代產品都必須從頭開始重新設計。
如果我們可以用數字元件構建 LDO——或許還有其他模擬電路——它們的移植難度將遠低于處理器的任何其他部分，從而顯著節省設計成本，并使工程師能夠解決尖端芯片設計等其他問題有在商店。更重要的是，由此產生的數字 LDO 可能比模擬 LDO 小得多，并且在某些方面表現更好。在過去的幾年里，工業界和學術界的研究小組至少測試了十幾種設計，盡管存在一些缺陷，但商業上有用的數字 LDO 可能很快就會實現。
低壓降穩壓器 （LDO） 允許同一輸入電壓軌 （V IN ）上的多個處理器內核根據其工作負載在不同電壓下運行。在這種情況下，Core 1 具有最高的性能要求。它的頭部開關，實際上是一組并聯的晶體管，關閉，繞過 LDO 并將 Core 1 直接連接到 V IN，該V IN由外部電源管理 IC 供電。但是，內核 2 到 4 的工作負載要求較低。它們的 LDO 用于為內核提供電壓以節省功耗。
基本模擬低壓降穩壓器 [左] 通過反饋回路控制電壓。它試圖通過控制通過功率 PFET 的電流使輸出電壓 （V DD ） 等于參考電壓。在基本數字設計 [右] 中，獨立時鐘觸發比較器 [三角形]，將參考電壓與 V DD進行比較。結果告訴控制邏輯要激活多少個功率 PFET。
用于智能手機的典型片上系統是集成的奇跡。 它在單片硅片上集成了多個 CPU 內核、圖形處理單元、數字信號處理器、神經處理單元、圖像信號處理器以及調制解調器和其他專用邏輯塊。自然地，提高驅動這些邏輯塊的時鐘頻率會增加它們完成工作的速度。但要以更高的頻率運行，它們還需要更高的電壓。否則，晶體管無法在處理器時鐘的下一個滴答聲之前打開或關閉。當然，更高的頻率和電壓是以功耗為代價的。因此，這些內核和邏輯單元會動態地改變它們的時鐘頻率和電源電壓——通常在 0.95 到 0 的范圍內。
通常，外部電源管理 IC 會為手機的 SoC生成多個輸入電壓 （V IN ） 值。這些電壓沿著稱為軌道的寬互連傳送到 SoC 芯片的區域。但是電源管理芯片和 SoC 之間的連接數量是有限的。因此，SoC 上的多個內核必須共享相同的 V IN軌。
但由于低壓差穩壓器，它們不必都獲得相同的電壓。LDO 和專用時鐘發生器允許共享軌道上的每個內核以獨特的電源電壓和時鐘頻率運行。需要最高電源電壓的內核決定了共享的 V IN值。電源管理芯片將 V IN設置為該值，該內核通過稱為頭部開關的晶體管完全繞過 LDO。
為了將功耗降至最低，其他內核可以在較低的電源電壓下運行。軟件確定該電壓應該是多少，模擬 LDO 在提供它方面做得非常好。它們結構緊湊、構建成本低，并且集成在芯片上相對簡單，因為它們不需要大型電感器或電容器。
但是這些 LDO 只能在特定的電壓窗口中運行。在高端，目標電壓必須低于 V IN與 LDO 本身的壓降（同名的“壓降”電壓）之間的差值。例如，如果內核最有效的電源電壓為 0.85 V，但 V IN為 0.95 V 且 LDO 的壓差為 0.15 V，則該內核無法使用 LDO 達到 0.85 V，必須在相反，0.95 V，浪費了一些電力。同樣，如果 V IN已經設置在某個電壓限制以下，LDO 的模擬組件將無法正常工作，并且電路無法進一步降低內核電源電壓。
迄今為止，限制使用數字 LDO 的主要障礙是緩慢的瞬態響應。
但是，如果所需電壓落在 LDO 的窗口內，軟件會啟用電路并激活一個等于目標電源電壓的參考電壓。
LDO 如何提供正確的電壓？在基本的模擬 LDO 設計中，它是通過運算放大器、反饋和專用功率p溝道場效應晶體管 （PFET） 實現的。后者是一種晶體管，隨著其柵極電壓的增加而降低其電流。該功率 PFET 的柵極電壓是來自運算放大器的模擬信號，范圍從 0 伏到 V IN。運算放大器不斷將電路的輸出電壓（內核的電源電壓或 V DD）與目標參考電壓進行比較。
如果 LDO 的輸出電壓低于參考電壓——就像當新的活動邏輯突然需要更多電流時一樣——運算放大器會降低功率 PFET 的柵極電壓，增加電流并提升 V DD向參考電壓值。相反，如果輸出電壓上升到高于參考電壓——就像當內核邏輯不太活躍時一樣——那么運算放大器會增加晶體管的柵極電壓以減少電流并降低 V DD。
另一方面， 基本 數字LDO 由電壓比較器、控制邏輯和多個并聯功率 PFET 組成。（LDO 也有自己的時鐘電路，與處理器內核使用的時鐘電路分開。）在數字 LDO 中，電源 PFET 的柵極電壓是二進制值，而不是模擬值，0 V 或 V IN。
每次時鐘滴答時，比較器都會測量輸出電壓是低于還是高于參考源提供的目標電壓。比較器輸出指導控制邏輯確定要激活多少個功率 PFET。如果 LDO 的輸出低于目標，控制邏輯將激活更多功率 PFET。它們的組合電流支持內核的電源電壓，該值反饋到比較器以使其保持目標。如果它過沖，比較器會向控制邏輯發送信號以關閉一些 PFET。
當然，模擬和數字 LDO 都不是理想的。模擬設計的主要優勢在于它可以快速響應電源電壓的瞬態下降和過沖，這在這些事件涉及急劇變化時尤為重要。這些瞬變的發生是因為內核對電流的需求可以在幾納秒內大幅上升或下降。除了快速響應之外，模擬 LDO 還非常擅長抑制可能來自電源軌上其他內核的V IN變化。最后，當電流需求變化不大時，它會嚴格控制輸出，而不會以在 V DD中引入紋波的方式不斷地過沖和下沖目標。
當內核的電流需求突然變化時，可能會導致 LDO 的輸出電壓過沖或下降 [top]。基本的數字 LDO 設計不能很好地處理這個問題 [左下]。然而，一種稱為動態穩定性降低的自適應采樣方案 [右下] 可以減少電壓偏移的程度。當下降過大時，它通過提高 LDO 的采樣頻率來實現這一點，從而使電路響應更快。 來源：SB NASIR 等人，IEEE 國際固態電路會議 （ISSCC），2015 年 2 月，第 98-99 頁。
這些特性使模擬 LDO 不僅對為處理器內核供電，而且對幾乎所有需要安靜、穩定電源電壓的電路都具有吸引力。然而，有一些關鍵挑戰限制了這些設計的有效性。第一個模擬組件比數字邏輯復雜得多，需要很長的設計時間才能在先進的技術節點中實現它們。其次，當 V IN低時，它們無法正常運行，從而限制了它們可以提供給內核的VDD多低。最后，模擬 LDO 的壓降并不像設計人員希望的那么小。
綜合考慮最后幾點，模擬 LDO 提供了一個有限的電壓窗口，它們可以在其中運行。這意味著錯失了啟用 LDO 以實現節能的機會——大到足以顯著改善智能手機電池壽命的機會。
數字 LDO 消除了許多這些弱點：由于沒有復雜的模擬組件，它們允許設計人員利用大量工具和其他資源進行數字設計。因此，為新工藝技術縮小電路將需要更少的努力。數字 LDO 還將在更寬的電壓范圍內工作。在低電壓端，數字組件可以在 V IN值下運行，這是模擬組件的禁區。在更高的范圍內，數字 LDO 的壓差會更小，從而顯著節省內核功耗。
但沒有什么是免費的，而且數字 LDO 有一些嚴重的缺點。其中大部分是因為電路僅在離散時間而不是連續時間測量和改變其輸出。這意味著電路對電源電壓下降和過沖的響應相對較慢。它對 V IN 的變化也更敏感，并且往往會在輸出電壓中產生小的紋波，這兩種情況都會降低內核的性能。
其中，迄今為止限制使用數字 LDO 的主要障礙是它們緩慢的瞬態響應。當它們汲取的電流響應其工作負載的變化而突然變化時，核心會經歷下垂和過沖。
LDO 對下降事件的響應時間對于限制電壓下降的程度以及這種情況持續的時間至關重要。傳統內核為電源電壓增加了一個安全裕度，以確保在下降期間正確運行。更大的預期下降意味著余量必須更大，從而降低 LDO 的能效優勢。因此，加快數字 LDO 對下垂和過沖的響應是該領域前沿研究的主要焦點。
最近的一些進展有助于加快電路對下垂和過沖的響應。一種方法使用數字 LDO 的時鐘頻率作為控制旋鈕，以犧牲穩定性和功率效率來換取響應時間。
較低的頻率可提高 LDO 穩定性，這僅僅是因為輸出不會經常變化。它還降低了 LDO 的功耗，因為構成 LDO 的晶體管的開關頻率較低。但這是以對來自處理器內核的瞬態電流需求的響應較慢為代價的。如果您考慮到如果頻率太低，很多瞬態事件可能會在單個時鐘周期內發生，您就會明白為什么會這樣。
相反，高 LDO 時鐘頻率會減少瞬態響應時間，因為比較器對輸出進行采樣的頻率足以在瞬態事件中更早地改變 LDO 的輸出電流。但是，這種恒定采樣會降低輸出的穩定性并消耗更多功率。
這種方法的要點是引入一個頻率適應情況的時鐘，一種稱為動態穩定性降低的自適應采樣頻率的方案。當電壓下降或過沖超過一定水平時，時鐘頻率增加以更快地降低瞬態效應。然后它會減慢速度以消耗更少的功率并保持輸出電壓穩定。這個技巧是通過添加一對額外的比較器來檢測過沖和下降條件并觸發時鐘來實現的。在使用這種技術的測試芯片的測量中，V DD壓降從 210 毫伏降低到 90 毫伏——與標準數字 LDO 設計相比降低了 57%。電壓穩定到穩態所需的時間從 5.8 ?s 縮短到 1.1 微秒，提高了 81%。
改善瞬態響應時間的另一種方法是使數字 LDO 有點模擬。該設計集成了一個獨立的模擬輔助環路，可立即響應負載電流瞬變。模擬輔助環路通過一個電容器將 LDO 的輸出電壓耦合到 LDO 的并聯 PFET，從而形成一個僅在輸出電壓發生急劇變化時才起作用的反饋環路。
因此，當輸出電壓下降時，它會降低激活的 PFET 柵極上的電壓并立即增加流向內核的電流以降低下降幅度。這種模擬輔助環路已被證明可以將下降從 300 mV 降低到 106 mV，提高 65%，并將過沖從 80 mV 降低到 70 mV（13%）。
使數字 LDO 更快響應壓降的另一種方法是在電路的功率 PFET 部分添加一個模擬反饋回路 [頂部]。當輸出電壓下降或過沖時，模擬回路會起作用以支撐它[底部]，從而減少偏移的范圍。 資料來源：M. HUANG 等人，IEEE 固態電路雜志，2018 年 1 月，第 20-34 頁。
當然，這兩種技術都有其缺點。一方面，兩者都無法真正匹配當今模擬 LDO 的響應時間。此外，自適應采樣頻率技術需要兩個額外的比較器以及下垂和過沖參考電壓的生成和校準，因此電路知道何時使用更高的頻率。模擬輔助回路包括一些模擬組件，降低了全數字系統的設計時間優勢。
商業 SoC 處理器的發展可能有助于使數字 LDO 更加成功，即使它們不能完全匹配模擬性能。今天，商用 SoC 處理器集成了全數字自適應電路，旨在緩解出現下降時的性能問題。例如，這些電路會臨時延長內核的時鐘周期以防止時序錯誤。這種緩解技術可以放寬瞬態響應時間限制，允許使用數字 LDO 并提高處理器效率。如果發生這種情況，我們可以期待更高效的智能手機和其他計算機，同時使設計過程變得更加容易。
