近些年，在晶圓代工（Foundry）市場，三星一直沒有放緩追趕行業龍頭臺積電的腳步，然而，在市占率方面，三星仍然沒有縮小與臺積電的差距，后者依然在小幅、穩步提升著，目前，臺積電約占全球晶圓代工市場56%的份額，三星則為17%左右，三星已經在這一市占率數字附近徘徊多年，一直難有明顯提升。

　　在這種情況下，臺積電在投資規模、市場影響力、技術先進性、良率等方面依然沒有放松，仍在全情投入。不過，三星也沒有喪失信心，特別是借近兩年全球芯片短缺的東風，三星又祭出了一系列措施，以求在未來幾年有較大發展。

　　三星再發力

　　近期，三星最大的一個動作就是高層大調整。這是在三星實控人李在镕出獄后做出的，目標是重振三星集團，發起高層人事部門大換血，破格調整高管，前所未有。其中，三星全面撤換半導體、手機、消費電子三大事業主管，并將手機及消費電子事業合并，此舉透露出三星集團經營重心已轉向半導體，讓投資人信心大增。特別值得注意的是，有8名四十多歲的副社長晉升者，從該公司主力事業半導體事業（DS）部來看，存儲事業部商品企劃組副社長Young-su Son（47歲）、Foundry事業部銷售團隊副社長Seung-cheol Shin（48歲）、美洲總管副社長Chan-ik Park（49歲）等晉升。

　　半導體是三星的重中之重，其中，存儲是其傳統優勢業務板塊，而Foundry是追趕龍頭的中堅力量，也是未來發力的重點，高層年輕化可以提升干勁兒和活力。

　　在制程工藝方面，已經量產的最先進節點是5nm，這方面，三星明顯落后于臺積電，特別是在成熟度和良率方面，去年，采用三星5nm制程的高通Snapdragon 888就出現過熱問題，也輸給臺積電5nm制程的蘋果A14、M1芯片效能表現，今年蘋果A15 芯片效能更遠勝S888。

　　在4nm方面，三星宣布4LPP將在2022年滿足該公司客戶的要求。由于4LPP依賴于熟悉的FinFET，三星的客戶使用此節點將容易得多。

　　此前，三星將其4LPE視為其7LPP工藝的演進工藝，也許這是因為4nm比5nm具有非常明顯的PPAc（功率，性能，面積，成本）優勢，或者因為存在實質性的內部變化（例如，新材料，極紫外光刻的使用率顯著提高等）。

　　據悉，三星在2021年同時提高了其4LPE和5LPP技術的產量，這使其能夠為不同的芯片設計提供不同的PPAc優勢。

　　3nm方面，三星計劃在2022上半年推出3nm，雖然相較于臺積電3nm制程同年下半年才會推出，但臺積電7月法說指出，主要是配合客戶時程。目前，三星晶圓代工主要客戶包括高通、IBM、顯卡大廠NVIDIA，以及自家的處理器芯片。

　　李在镕8月假釋出獄后，立即宣布未來3年投入240兆韓元(約2050億美元) ，鞏固該公司在后疫情時代科技產業的優勢地位，稱該公司的3nm制程采用環繞閘極技術（Gate-All-AroundGAA）不會輸給競爭對手、也就是臺積電。

　　三星3nm制程研發規劃分為2個階段，第一代的GAA GAE(GAA-Early)與第二代3nm GAP(GAA-Plus)，2019年稱3nmGAE制程2020年底前展開風險試產，2021年開始量產，但目前未見蹤影，外界認為將延遲到2023年才會量產。

　　三星就算宣稱3nm正式流片，預計2022年上半年量產，但跟先前IBM宣稱推出全球首款2nm GAA技術，雖然證實技術的可行性，重點仍在于制程的良率問題，能否脫離實驗室大規模量產。

　　三星也強調，與5nm制程相比，其首顆3nm制程GAA技術芯片面積將縮小35%，性能提高 30% 或功耗降低 50%。三星也表示3nm制程良率正在逼近4nm制程，預計2022 年推出第一代 3 nm 3GAE 技術，，2023 年推出新一代3 nm 3GAP技術。

　　在制程工藝方面，三星一直與IBM保持著密切的合作。近期，這兩家公司宣布推出了一種創新技術，名為VTFET，它的凸出特點是允許晶體管在垂直方向上堆疊。不僅有助于縮Chiplet的尺寸，還能夠使之變得更加強大和高效。

　　此前的2D半導體芯片，都是水平放置在硅表面上的，而電流則沿著水平方向去流動。得益于3D垂直設計，新技術將有助于突破摩爾定律的性能限制，以達成更高的能源效率。與當前的FinFET相比，VTFET 有望帶來翻倍的性能、以及高達 85% 的效率提升。此外，由于降低了靜電和寄生損耗（SS=69/68 mV/dec 且 DIBL= <30mV），VTFET有望提供出色的工作電壓和驅動電流。

　　研究人員使用VTFET制作了功能性環形振蕩器（測試電路）。結果發現，與橫向參考設計相比，新技術可減少 50% 的電容。

　　不過，三星和IBM并沒有給出VTFET技術的商業化和量產時間表。

　　除了制程技術，近期，三星在芯片封裝方面也有創新方案推出。11月，三星宣布，已與Amkor Technology聯合開發出混合基板立方體 (H-Cube) 技術，這是其最新的 2.5D 封裝解決方案。2.5D 封裝使邏輯芯片或高帶寬存儲器 (HBM) 能夠以小尺寸放置在硅中介層的頂部，H-Cube 技術采用混合基板與能夠進行精細凸塊連接的細間距基板和高密度互連 (HDI) 基板相結合，以實現大尺寸的 2.5D 封裝。

　　隨著HPC、AI 和網絡應用細分市場對規格的要求不斷增加，隨著安裝在一個封裝中的芯片數量和尺寸的增加或需要高帶寬通信，大面積封裝變得越來越重要。對于包括中介層在內的硅芯片的附著和連接，細間距基板是必不可少的，但隨著尺寸的增加，價格會顯著上漲。當集成6個或更多 HBM 時，大面積基板的制造難度迅速增加，導致效率下降。三星通過應用混合基板結構解決了這個問題。

　　通過將連接芯片和基板的焊球間距比傳統焊球間距減少 35%，可以將細間距基板的尺寸最小化，同時在細間距基板下增加 HDI 基板。此外，為了提高H-Cube方案的可靠性，三星應用了其專有的信號/電源完整性分析技術，在堆疊多個邏輯芯片和HBM時，可以穩定供電，同時最大限度地減少信號損失或失真。

　　綜上，三星在高層調整、投資、制程工藝和封裝方面的全情投入，就是要不斷提升其競爭力，以在與臺積電的競爭中爭奪主動權。

　　穩健前行的臺積電

　　臺積電2021年資本支出達到300億美元，并擬定了3年共1000億美元的投資計劃，其中八成將用于先進制程技術研發及產能建設。

　　在全球范圍內擴充產能方面，三星與臺積電在競爭，不過，從今年的情況來看，三星似乎處在下風。兩家都將在美國建設新晶圓廠，主要生產5nm制程芯片。但在美國以外，臺積電更加受追捧，例如，臺積電已經與日本政府和索尼達成協議，將在日本建設28nm和22nm制程晶圓廠，最近還有消息傳出，德國也在積極地接觸臺積電，很希望其在德國建設晶圓廠。

　　制程工藝方面，近兩年，7nm和5nm制程量產的成功與穩定，幫助臺積電賺得了更多了大牌客戶訂單，且這些客戶對臺積電的依賴度不斷提升，在這方面，三星則略遜一籌。

　　蘋果是臺積電的第一大客戶，而且25.93%的份額遙遙領先其他所有臺積電客戶；第二大客戶是聯發科，他們的訂單營收占比5.8%；AMD排名第三，近年來加大了與臺積電的合作，7nm芯片及明年的5nm芯片訂單都是臺積電代工，有消息稱AMD已是臺積電最大的7nm客戶；高通排名第四，份額3.9%，這主要是高通近年來將驍龍8系高端芯片代工交給了三星，減少了在臺積電的占比；高通之后是博通、NVIDIA、索尼、STM、ADI，以及Intel。據悉，Intel明年有望用上臺積電的3nm工藝，比例會提升。

　　4nm方面，臺積電于10月推出了N4P，做為臺積電5nm家族的第3個主要強化版本，N4P的效能較原先的N5增快11%，也較N4增快6%。相較于N5，N4P的功耗效率提升22%，晶體管密度增加6%。同時，N4P藉由減少光罩層數來降低制程復雜度且改善芯片的生產周期。

　　據悉，N4P基本上就是2022年蘋果新一代iPhone所搭載A16芯片所用制程。供應鏈業者透露， A16芯片將有架構上大幅更動，采用N4P制程可以透過Chiplet封裝(Chiplet)，再增加芯片的晶體管集積度（Density）、降低成本，更可以提高運算效能及有效降低功耗。外媒MacRumors也披露，iPhone 14的A16芯片將采用4nm制程，較前兩代iPhone搭載A14、A15的5nm芯片，尺寸更小，效能提高且更省電。

　　3nm方面，臺積電仍然采用FinFET架構，其技術研發已經完成，臺積電近期已開始進行3nm測試芯片在Fab 18B廠正式下線投片的初期先導生產。

　　臺積電在日前法人說明會中指出，3nm制程2021年進行試產，并預計在2022年下半年進入量產，2023年第一季將會看到明顯營收貢獻。臺積電3nm預計2022年第四季開始擴大投片規模，同時進入產能拉升階段，進度符合預期，屆時臺積電將成為業界首家大規模量產3nm的半導體廠，以及擁有最大極紫外光（EUV）先進邏輯制程產能的半導體廠。

　　5G手機芯片及HPC運算芯片會是臺積電3nm量產第一年的主要投片產品。業界預期，蘋果及英特爾將會是3nm量產初期兩大客戶，后續包括AMD、高通、聯發科、博通、邁威爾等都會在2023年開始采用3nm生產新一代芯片。

　　臺積電的3nm雖然強大，但三星也在緊追不放，且其代工業務一直都有成本優勢，而3nm制程的成本更加高昂，這方面三星可能會有更多的操作空間。面對高昂的成本，以及三星的進攻，臺積電也在想辦法提升競爭力，特別是要在降低成本方面多花心思。為此，該公司推出了EUV持續改善計劃（CIP），在維持摩爾定律進程上，希望減少先進制程EUV光罩使用道數，從而降低成本。

　　ASML今年下半年推出的EUV光刻機NXE：3600D價格高達1.4～1.5億美元，每小時吞吐量達160片12吋晶圓，基于5nm制程的4nm進行改良，EUV光罩層大約在14層之內，3nm制程將達25層，導致成本暴增，不是所有的客戶都愿意采用。透過CIP，臺積電有望降至20層，雖然芯片尺寸將略為增加，但是有助于降低生產成本與晶圓代工報價，讓客戶更有意愿導入3nm制程。

　　除了制程工藝，臺積電在封裝方面也在不斷更新內容。8月，在 HotChips33 年度會議期間，該公司介紹了其最先進的封裝技術路線圖，并且展示了為下一代Chiplet架構和內存設計做好準備的最新一代 CoWoS 解決方案。

　　據悉，臺積電最新的第5代CoWoS封裝技術，有望將晶體管數量增加至第3代封裝解決方案的20倍。新封裝將增加 3 倍的中介層面積、8 個 HBM2e 堆棧（容量高達 128 GB）、全新的硅通孔（TSV）解決方案、厚 CU 互連、以及新的 TIM（Lid 封裝）方案。

　　之后，臺積電將升級到第6代CoWoS 封裝工藝，其特點是能夠集成更多的Chiplet和 DRAM 內存，預計可在同一封裝內容納多達8組HBM3內存和2組Chiplet。

　　臺積電還將以 Metal Tim 的形式，提供最新的 SoC 散熱解決方案。與初代 Gel Tim 方案相比，Metal Tim 有望將封裝熱阻降低到前者的 0.15 倍。

　　結語

　　三星與臺積電的競爭已經持續多年，在全球性芯片短缺，以及產業變革的當下，這兩大晶圓代工廠之間的市場爭奪戰會不會更“好看”呢？值得期待。