一. 簡介

　　這是FPGA之旅的第四個設計實例了，在上一例中，也就是第三例，串口通信，實現了單byte的傳輸。也就是每次只能傳輸一個btye的數據。在實際使用過程中，需要發送多byte的數據為一包數據，里面包含各種信息，例如最常見的包頭和包尾。本例將在第三例的基礎上，實現多byte的接收實例，以滿足具體的需求。

　　二. 實現方法

　　在串口通信中數據一般為:1 bit的起始位 + 5,6,7,8bit的數據位 + 1 bit的停止位。最多一包數據為 10 bit。

　　其實串口協議中，并沒有規定數據位為5,6,7,8，理想情況下可以為任意位。例如，兩塊FPGA之間通過串口通信，就可以自定義。但是呢？上位機軟件支持位數只有這么幾種。為了通用性，還是以上位機軟件為標準。

　　假如說我要一次性發送5 bytes的數據 或者 一次性接收 5 bytes的數據，然后交給FPGA進行處理，那么該怎么做呢？其實也是比較容易的。只需要再設計一個模塊，重復調用 5 次串口發送模塊，和串口接收模塊接收了 5 bytes的數據后，再進行對應的處理，就可以了。

　　基礎的串口通信模塊完成后，就只需要完成這個多bytes 的模塊了。

　　三. Verilog 代碼實現

　　先來看一下發送的頂層模塊，頂層模塊，可以說和普通的串口發送模塊一樣，只是多出了一個參數，來控制發送字節的位寬，具體定義如下。MulTXNum通過這個參數可以在實例化這個模塊的時候，自行確定每次測試字節的個數，非常靈活。

　　module UART_MulTX #(

　　parameter MulTXNum = 3)   /*每次發送的字節數*/

　　(

　　input                           sys_clk,

　　input                           rst_n,

　　input                           uart_tx_req,   /*串口發送請求*/

　　output                          uart_txs_done,  /*串口發送完成*/

　　input[MulTXNum*'d8 - 'd1:0]     idats,           /*發送的數據*/

　　output                          uarttx         /*uart tx數據線*/

　　);

　　2. 在這個頂層模塊中調用基本的串口發送模塊。波特率也通過參數進行控制，在實例化的時候，方便修改波特率。

　　UART_TX #(

　　.UARTBaud(115200)   /*設置波特率*/

　　)UART_TXHP

　　(

　　.sys_clk           (sys_clk),       /*系統時鐘 50M*/

　　.rst_n              (rst_n),         /*系統復位 低電平有效*/

　　.uart_tx_req        (UART_TX_Reg),   /*串口發送請求*/

　　.uart_tx_done       (uart_tx_done),  /*串口發送完成*/

　　.idat               (txdata),          /*發送數據*/

　　.uarttx             (uarttx)        /*uart tx數據線*/

　　);

　　3. 串口接收模塊定義也一樣，具體的實現過程可以看完整的過程項目，就不粘貼上來了。需要的可以自行獲取。簡單看看模塊圖吧！

　　四. testbeach編寫

　　寫完各個模塊后，怎么能少得了仿真呢？也是調了幾次才沒有bug，嗐，直接上仿真。這里測試的是每次發送3個字節的數據，每次發送完成后，發送完成后，發送數據加上2323，然后繼續發送，具體的可以看看仿真波形。

　　`timescale 1ns/1ps

　　module testbeach();

　　reg     clk;

　　reg     rst;

　　reg     uart_tx_req;

　　wire    uart_txs_done;

　　reg[23:0]   idats;

　　wire        uart;

　　wire[23:0]  odats;

　　wire        uart_rxs_done;

　　always #50 clk = ~clk;

　　initial begin

　　clk = 1'b1;

　　rst = 1'b1;

　　idats = 'd12256;

　　uart_tx_req = 1'b0;

　　#100

　　rst = 1'b0;  /*手動復位*/

　　#100

　　rst = 1'b1;

　　#100

　　uart_tx_req <= 1'b1;

　　end

　　always@(posedge clk)

　　if(uart_txs_done == 1'b1)

　　idats <= idats + 'd2323;

　　UART_MulRX #(

　　.MulRXNum (3)

　　)UART_MulRXHP(

　　.sys_clk                         (clk),         /*系統時鐘 50M*/

　　.rst_n                           (rst),          /*系統復位*/

　　.uart_rxs_done                     (uart_rxs_done),    /*串口接收完成*/

　　.odats                             (odats),           /*接收數據*/

　　.uartrx                           (uart)         /*uart rx數據線*/

　　);

　　UART_MulTX #(

　　.MulTXNum(3))   /*每次發送的比特數*/

　　UART_MulTXHP(

　　.sys_clk                            (clk),         /*系統時鐘 50M*/

　　.rst_n                              (rst),          /*系統復位*/

　　.uart_tx_req                        (uart_tx_req),   /*串口發送請求*/

　　.uart_txs_done                      (uart_txs_done),  /*串口發送完成*/

　　.idats                              (idats),           /*發送的數據*/

　　.uarttx                             (uart)        /*uart tx數據線*/

　　);

　　endmodule

　　通過波形可以看到，程序編寫正確！??！(已上板驗證)

　　需要完整代碼的可以在公眾號FPGA之旅中回復 ：FPGA之旅設計99例之第四例

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電子技術應用專欄作家FPGA之旅

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