對于功能驗證，思科做了幾件事。它為前門初始化設計了一個測試平臺。它采用了所有的 C++/System C 測試檢查器和模擬檢查，甚至是實時檢查，并將它們移植到仿真器中。它還使用 Mentor 的以太網數據包生成器監視器 (EPGM) 作為 IP 來生成以太網數據包或不同種類的數據包。
思科提出設計的步驟包括：
· 從模型庫中選擇一個具有他們為流片選擇的內存模型規格的模型。
· TCAM、SRAM 模型必須合成到 Veloce 支持的內存模型。
· 最小的時鐘和 PLL 變化
· 識別他們不模擬的設計部分，例如，為測試而設計 (DFT) 邏輯。在為仿真器編譯設計時，有些可能會導致編譯器刪除它們。
測試臺問題包括：
· 創建一個對 Veloce 友好的交易者來配置 ASIC
· 部署 EPGM 以發送和分析以太網數據包
· 在 SystemC 和 C++ 中創建仿真結束檢查
· 為模擬器合成功能覆蓋
設計調試的主要功能包括：
· EPGM 分析窗口
· 觸發事務器捕獲波形
· 其他自定義觸發波形生成
· 它們可以生成的硬件實現的斷言和監視器（這些關鍵斷言是觸發的異常，可以自動生成用于調試的波形。）
· 完整波形上傳
Cisco 在 EPGM 上與 Mentor 合作了數年，這是一種用于網絡 ASIC 的虛擬解決方案。它支持多核模型并擴展性能。它有一個基于 TCL 的界面，可以相當快地編寫復雜的測試用例，并有預建的觸發器來捕獲波形?？勺兌丝诮M是最近添加的一種超級端口模式，它允許單個構建支持多個端口模式，而不是為可能的芯片配置進行多個構建。
在調試分析方面，思科獲取每個流的統計信息，例如帶寬/延遲/總幀數，并且所有錯誤（亂序、CRC 和前導錯誤）都由 EPGM 捕獲和報告。此外，該小組在 ASIC 內實施了自定義檢查器和速率監控器。
加速方面的結果可能會有所不同，具體取決于 ASIC 和應用程序的大小。通過模擬在前門初始化大約需要 6,000 分鐘。在仿真中，該小組將其縮短到 30 分鐘——在這些復雜的 ASIC 上執行了數萬次前門寫入。通過使用 Mentor 的入站流的新優化流程，Malik 的團隊將其縮短到不到五分鐘，只需幾分鐘的前門初始化。僅使用模擬，該過程通常需要數天時間。
憑借給定配置的運行時性能，思科在模擬中每分鐘可以處理 40 個數據包，在仿真中每分鐘可以處理超過 600,000 個數據包。這是模擬的 15,000 倍！
Malik 指出，所描述的方法不是專有的?！斑@是我們對 Mentor Strato 解決方案所提供功能的實施，”他說。
現在 Malik 和他的團隊是經驗豐富的仿真用戶，他們計劃將其用于其他驗證任務。硅前軟件開發、多芯片系統驗證、硅準備和硅前功率分析是幾個感興趣的領域。例如，在硅前軟件開發期間，他們可以啟動控制平面操作系統，在實際 ASIC 上運行應用程序，然后再出帶。該領域是有益的，尤其是對診斷和系統軟件團隊而言。
軟件開發也是 Malik 的團隊希望投資的一個領域，以證明其在仿真方面所做的努力是合理的。Malik 和團隊在流片前開發和驗證診斷軟件非常重要。使用實際系統軟件的新驗證功能也需要在流片之前在硬件中進行驗證。診斷、內核和應用軟件團隊現在可以開始調試并在仿真平臺上快速上手。
多芯片驗證仍是另一個領域。思科的系統很復雜——模塊化系統具有管理卡和線路卡，其中多個 ASIC 相互通信。這些是可擴展的系統，試圖在模擬中驗證它們是一個挑戰。
硅啟動和就緒是另一種可能的應用。當芯片回來時，該小組會為硅驗證進行測試和 ASIC 認證。當硅回到實驗室時，仿真將提供一個良好的開端。硅前功耗分析是 Mentor 支持的領域，也是 Veloce 用戶思科正在積極調查的領域。
Malik 已經在展望 Cisco 的驗證流程的未來，該流程將統一用于回歸和覆蓋分析。這樣的流程需要對標準功能覆蓋流程進行一些更改，其中覆蓋需要在設計內部進行合成和映射。功率分析是一個正在積極研究的領域，先進的趨勢和分析能力也是如此，并將它們納入流程中。當然，正在對性能進行增量改進。
總而言之，Malik 保持的仿真幫助 Cisco 設計驗證小組達到了流片 ASIC 所需的高度信心。讓軟件為芯片啟動做好準備是一個很大的好處。仿真通常有助于左移上市時間。
Malik 總結道，仿真是對整體驗證策略的重要補充?？焖賳印⒊墒斓木幾g和全面的可見性是關鍵。雖然有很多很棒的技術正在開發中，但沒有什么能比模擬更能提供全面的可見性和全面的調試。
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