1 引 言
數字復接就是把兩個或兩個以上的支路數字信號按時分復接方式合并成單一的合路數字信號。按照各低次群時鐘的情況，復接有3種方式：如果各輸入支路數字信號相互同步，且與本機定時信號也同步，那么調整單元只需調整相位，這就是同步復接；如果輸入支路數字信號不同步且與本機定時信號也異步，那么調整單元就要對各支路信號進行頻率和相位的調整，使之成為同步信號，這就是異步復接；如果輸入支路數字信號的生效瞬間相對于本機對應的定時信號是以同一標稱速度出現，而速度的任何變化都限制在規定的容差范圍內，這種就是準同步(PDH)復接[1]，本文研究的就是基于CPLD的PDH通信二次群復接器。
2 二次群復接的基本原理
二次群復接就是把4個2 048 kb／s的信號復接成1個8 448 kb／s的二次群數字信號，其原理圖如圖1所示。
復接器由緩沖存儲器、插入控制電路、時鐘發生器、分頻器和復接器組成。時鐘產生器提供8 448 kHz時鐘；分頻器對8 448 kHz進行4分頻，以獲得2 112 kHz的讀出時鐘；緩沖存儲器和插入控制電路用來進行碼速調整，把標稱速度相同實際有容差的4個2 048 kb／s的支路都調整到2 112 kb／s上，使他們同步；復接器是將4個已經同步的支路信號復接成1個8 448 kb／s的二次群信號[2]。
2.1 數字復接方法
數字復接方法有3種：按位復接、按碼字復接、按幀復接。由于后兩者所需緩沖存儲器的容量較大，目前應用的很少。故本文采用按位復接，其示意圖如圖2所示。
圖中，a，b，c，d是4個支路信號，e是復接后的二次群信號。復接過程如下：首先輪流取4個基群的第1位碼，之后再輪流取第2位碼，依此類推?？梢钥闯觯瑥徒雍竺课淮a的寬度只是原來支路每位碼寬度的1／4，即容量增加了4倍，基群話路信號的容量為30個話路，復接后為120路。這種方法簡單易行，所需緩存器的容量最小，現有的復用設備多采用這種方式。緩沖存儲器的容量由式(1)決定：
式中u為復接單位的比特數，m為被復接的基群數，這里，u=1，m=4，1 b是先寫進去以便讀出的存儲起始量，由此可得：
可見，緩沖存儲器的容量取2 b就夠了[1]。
2.2 碼速調整幀結構
由ITU-T建議G.724推薦的準同步復接二次群幀結構如圖3、圖4所示。
二次群幀長為848 b，一幀分為4組，每組為212 b，這212 b的分配，4個基群相似，以第l基群為例，幀結構如圖3所示。將212 b分為4組，每組53 b。第Ⅰ組的1，2，3三個碼位，供插入復接器幀同步碼用，以F表示；然后是50 b的信息碼；Ⅱ，Ⅲ，Ⅳ組的第1位碼用作標志信號，用C表示；第Ⅳ組的第2個碼位就是碼速調整的碼位，用V表示，需要插入時，就在這個位置上插入一個不帶信息的脈沖，不需要插入時，這個碼位仍傳信息碼；Ⅱ、Ⅲ、Ⅳ組的其他位置都是信息碼。4個基群的第1～3個碼位復接在一起，共12位，其中前10位作為復接器的幀同步碼，第ll位為告警指示，第12位作為備用。4個基群的插入標志信號碼和碼速調整比特，復接后又分別連在一起。具體復接幀結構圖如圖4所示。復幀包含的比特內容如下[1]：
(1) 幀定位10 b，表示為F11F12～F13F23，碼型為1111010000；
(2) 公務2 b，其中1 b(11位)用來向對端發出告警指示；另外1 b(12位)留作國內使用；
(3) 支路信息820 b，第Ⅰ組為200 b(13～212)，第Ⅱ組為208 b(217～424)，第Ⅲ組為208 b(429～636)，第Ⅳ組為204 b(645～848)；
(4) 碼速調整4 b，表示為V1，V2，V3,V4(641～644位)，各基群l b，共4 b；
(5) 插入標志12 b，以C表示，填充脈沖4 b。為了使接收端能知道是否有插入及插在何處，在復接發端發出插入指令的同時需要發出插入標志信號，以告知分接器有插入?，F在常用的辦法是定位插入。在這里規定：第1基群第1位插入標志C11在213位插入，第1基群第2位插入標志C12在425位插入，第1基群第3位插入標志C13在637位插入。由此可知：
C11C21C31C41 (213—216)是第l位插入標志；
C12C22C32C42 (425—428)是第2位插入標志；
Cl3C23C33C43 (637—640)是第3位插入標志；
插入標志信號是3位，采用3位碼來組成插入標志信號，可提高標志信號的可靠性。用“111”表示有插入，用“000”表示無插入。當C11C12C13為“111”時，表示在641時隙的脈沖是插入脈沖；當C11C12C13為“000"時，表示在641時隙的脈沖是信息碼[1]。
3 數字復接電路VHDL程序設計及仿真
基于以上的原理介紹，可以知道PDH數字復接器一般由分頻器、緩沖存儲、插入控制、合路器等幾部分組成，這里我們使用VHDL進行模塊化編程，把整個復接系統設計成3部分：分頻器、碼速調整控制器(實現緩沖存儲以及碼速相位的調整插入)、合路器。原理框圖如圖5所示。
3.1 分頻部分仿真波形
分頻器是將8 448 kHz的時鐘4分頻得到2 112 kHz的時鐘，給碼速調整提供讀出時鐘。其時序仿真波形如圖6所示。
3.2 碼速調整部分程序設計及仿真波形
正碼速調整就是將被復接的低次群的碼速都提高，使其同步到某一規定的較高的碼速上。以二次群復接為例，二次群由4個一次群合成，一次群碼率為2 048 kb／s，二次群的碼率為8 448 kb／s，因此，可以根據復接幀的要求，插人相應的脈沖數目，將基群速率調整為2 112 kb／s，然后將4個支路合并，就可以得到1路碼元速率為8 448 kb／s的二次群。采用脈沖插入同步的正碼速調整的原理示意圖如圖7所示。
基群輸入速率為2 048 kb／s的數字信號到一個緩沖存儲器，讀出時鐘頻率則是碼速調整后的速率2 112 kb／s，所以存儲器處于“快讀慢寫”的狀態。從圖7(a)和圖7(b)可以看出，第一個脈沖經過一段時間后讀出，第二個脈沖的讀出所經過的時間比前者要短，因讀出速度比寫入速度快，以后的寫入與讀出時間差，即相位差越來越小，當相位差小到一定程度時，由相位比較器(緩沖存儲器中)發出插入請求，要求插入脈沖控制電路發出一個插入指令，停止一次讀出，同時插入一個脈沖，如圖中虛線位置所示。插人脈沖不攜帶信息，在接收端應把他去掉，為此，發送端在插入脈沖的同時，必須發出一個標志信號告知接收端哪些是插入脈沖，以便把他去掉以恢復原始信號。
接收端收到發送端的標志信號后，他連同信號一起經過一個標志信號檢出電路而被檢出，因而產生一個“消插信號”，把寫入脈沖禁掉一個，如圖7(c)所示。這時，數碼與原來的數碼次序一樣，但時間間隔是不均勻的，因此在接收端必須從圖7(c)中提取時鐘，通過鎖相環的環路作用來將已去掉插入脈沖的數碼流均勻化。4個基群支路的速率都調整到2 112 kb／s后，再復接成二次群[1]。碼速調整生成器件及其時序仿真波形如圖8所示。
3.3 復接(合路)部分程序設計及仿真波形
圖中d1，d2，d3，d4依次為輸入的低次群支路信號，quik8448為復接后的二次群輸出信號，在8 448 kHz讀出時鐘的下降沿觸發。在4個時鐘周期內依次讀取輸入信號d1，d2，d3，d4為“1100'’，下一個為“1001”，依次類推，最終的輸出為“1100 0110 1001 1111…”。
3.4 綜合電路
綜合以上的各個模塊，可以得到綜合電路來實現二次群復接功能，具體的實現框圖如圖10所示。
時序仿真波形如圖11所示。圖中，IN1，IN2，IN3，IN4分別是4路2 048 kb／s的支路信號，0UT為復合后輸出的8 448 kb／s二次群復接信號。輸出信號前面10位為幀定位比特(1111010000)，11、12位是公務比特，這里設為“00”，從13位開始為信息比特，根據2 048 kHz時鐘依次讀人輸入信號，根據讀出時鐘8 448 kHz讀出復合后二次群信號為“1010 1110 1110 1111…”。由仿真結果可以看出系統的設計與仿真與理論預測相符。
4 結 語
數字復接技術不僅僅是與信源編碼、數字傳輸、數字交換相并列的專門技術，而且還是網同步中的幀調整，線路集中器中的線路復用以及數字交換中的時分接續等技術的基礎，因此，數字復用技術是數字通信中的一項基礎技術[3]。
以往的PDH復接電路中，系統的許多部分采用的是模擬電路，因此有很大的局限性。而本文實現的基于CPLD技術的PDH復接器就打破了這些局限性，具有設計周期短、修改方便、不受現有專用芯片功能的限制、可靠性和集成度高等優點，是目前系統設計者們的優先選擇。隨著可編程邏輯器件性能不斷提高，開發系統不斷完善，可編程邏輯器件在電予工程設計中的應用必定越來越廣泛。