引言

　　比較器廣泛應用于從模擬信號到數字信號的轉換過程當中。在模一數轉換過程中，經過采樣的信號經過比較器以決定模擬信號輸出的數字值。比較器可以比較一個模擬信號和另外一個模擬信號或參考信號的大小。比較器大都采用開環模式，這種開環結構不必對比較器進行補償，同時，未進行補償的比較器可以獲得較大的帶寬和較高的頻率響應。然而由于MOS器件的失配誤差，以及放大器的增益和速度之間的相互制約，使得在一定工藝條件下同時實現比較器的高速和高精度非常困難。

　　本文提出一種帶時鐘控制的可再生比較器，適用于在時間上離散的信號。此設計在傳統的前置預放和鎖存器級聯的理論基礎上，通過引入交叉耦合負載、復位和鉗位技術，與文獻[3]相比，實現了更高的速度和相對較高的精度。

　　比較器結構與設計

　　該比較器的結構簡化如圖1所示。

　　它由兩級結構相同的前置放大器和一級帶有復位再生的高速鎖存器組成，每一級中都帶有一個內置正反饋的設計。前置放大器使輸入的變化足夠大，并且將其加載到鎖存器的輸入端，這樣獲得電路的最佳特性。

　　前置放大器的設計及優化

　　傳統的前置放大器結構如圖2所示，這種內置正反饋比較器由一個差分輸入對，一個偽電流源和一對交叉耦臺負載組成，負載連接成差分的模式。M1和M2組成差分輸入對，M3、M33、M4、M44組成帶有正反饋的負載，以提高電路的增益，這個正反饋單元電路可以通過調整M3、M4和M33、M44管的寬長比(W／L)來形成弱正反饋或強正反饋。

　　前置放大器電路中的正反饋分析

　　正反饋是通過連接到M3和M4的源一漏極的并聯電壓反饋。其比較的工作過程為：差分輸入信號加到NMOS對管M1和M2的柵極，假設一端加正電壓信號，另一端則為負電壓信號；NMOS管M1中流過的電流Ids1開始增大，M2中電流Ids2開始減小，M3和M33柵極電位下降，M4和M44柵極電位上升，M3管中電流Ids3增大，M4管中電流Ids4減??；從而使M4和M44的柵極電位更高，M3和M33柵極電位更低，這個正反饋重復進行直到Ids33隨其柵電壓減小而增大的速度與Ids4減小的速度相等，以及Ids44隨其柵電壓增大而減小的速度與Ids3增大的速度相等。

　　如果忽略M3與M4兩個交叉耦合的PMOS管負載的溝道長度調制效應的影響，則交叉耦合負載的作用相當于一個負電阻RX=-2/gm3(其中gm3=gm4)

　　考慮到M3、M4的溝道長度調制效應的影響，則

　　交叉耦合的正反饋負載的負電阻特性補償了一部分正的輸出阻抗，在一定程度上提高了差分輸出阻抗，提高了比較器的增益。所以，第一級前置正反饋放大器的增益為：

　　化簡得到直流電壓增益為：

　　在C1相同時，時間常數越大，比較器的信號傳輸時間越長，其轉換速度就越低。但同時，比較器的增益卻越大，因此導致高增益與高速度的矛盾。

　　設計優化

　　優化后的前置內置正反饋放大器電路結構如圖3所示：

　　RS與兩個相反的時鐘信號用來控制比較器的復位，當RS為高時，比較器處于復位狀態；RS為低時，比較器開始進行比較。這樣通過每次比較前的復位，可以進一步提高比較器的翻轉速度。

　　為了獲得更高的工作速度，在兩個輸出端之間還有兩個鉗位二極管，用來控制兩個差分輸出端的電壓差。如果輸出電壓差值過大，則當本級比較器的輸入發生翻轉時，兩個輸出端會由于電壓差過大而造成輸出端翻轉的速度較慢，從而影響輸出結果和比較器的性能。所以這兩個MOS管可以起到鉗位的作用，即限制Vo1和Vo2電壓的擺幅，提高比較器的速度。在平衡狀態時，通常∣Vo1-Vo2∣

　　第三級鎖存比較器設計

　　因前置放大器的增益與輸入電壓的乘積不足以達到輸出VOH的要求，所以把放大后的電壓再加到鎖存器上即可以得到所要求的電壓。第三級比較器的結構采用可再生比較器，它也是使用正反饋來實現兩個信號的比較?？稍偕容^器又稱為鎖存比較器。比較器中兩相非交疊時鐘控制，確定不同的工作模式，從而實現比較器的復位與輸出。其電路的拓撲結構如圖4所示。其中兩相非交疊時鐘Q1和Q2的波形如圖5所示。

　　當時鐘Q1為高電平時，比較器處于復位狀態。這時節點1和2被置成等電位。接下來是再生階段，當APX和APV都為低電平時，通過交叉耦合的NMOS管M3和M4的正反饋進行電壓再生，使節點1和2的電壓一個變高而另一個變低。最后是當Q1為低、Q2為高時，比較的結果通過M5、M6、M7、M8、M9的作用輸出，并保存此輸出至下一個復位狀態。

　　如圖4所示，本設計中的鎖存器使用的是NMOS管鎖存器。確定鎖存器工作時從開始狀態到最終狀態所需要的時間是很重要的。

　　當M3和M4管相同時：gm3=gm4=gm，C3=C4=C，R3=R4=R。

　　比較器要在規定的時間內分辨出兩輸入信號之間微小的差值，先通過前置預放在T1時間把輸入電壓放大到Vin，將Vin加到鎖存器的輸入端，再經過Tp時間達到要求的輸出電壓，所以總的響應時間T1+Tp必須足夠小。而T1與前置放大器的3dB帶寬有關，帶寬越高則放大信號的時延越小。此設計中兩級前置放大器的-3dB帶寬約為50MHz，所以T1較??；Tp與鎖存器的輸入有關，想使Tp越短，其輸入Vin就應該越大。前面的兩級前置放大器剛好解決這個問題，可以快速建立鎖存器的輸入，從而提高電路的工作速度。

　　另外，鎖存器較大的輸入失調電壓和輸入管寄生電容的KT／C噪聲也會直接影響到比較器的性能，因為這將會限制鎖存器的精度。同樣通過前兩級前置放大器的作用，鎖存器的輸入失調電壓等效到前置放大器的輸入端就會變得很小，因此可以較大程度上減小鎖存器的輸入失調電壓和輸入MOS管寄生電容的KT／C噪聲對比較器性能的影響。

　　設計結果分析與版圖

　　為了提高增益和工作速度，輸入對管的寬長比取值要稍大些。在設計中第一級和第二級前置放大器的偏置電流取值為52μA，其增益分別為14.75和11.8，帶寬為40MHz。前置放大器的大帶寬有利于減小其響應時間，經過兩級放大后，第三級鎖存器的輸入電壓的最小值為Vin_min×14.75×11.8，鎖存器較大的輸入相應地減小了鎖存器的時間常數，使鎖存器的輸出達到VOH-VOL的時間減小，實現了鎖存器的快速鎖存。經過仿真，其性能參數如下：電源電壓3.3V，輸出VOH-VOL=3.3V，最小分辨率0.8mV，功耗<0.6mW，輸出動態范圍3.3V。

　　芯片采用了0.18μm的1P6MCMOS設計工藝，在實現高分辨率的同時也能獲得較高的速度，模擬結果表明，分辨率可以達到12bit。在版圖設計中，為了增強差分管的匹配性，管子和連線都采用全對稱的設計結構，版圖如圖6所示，面積為120μm×130μm。

　　結語

　　本設計介紹了一種ADC中常用的比較器，采用了兩級前置放大器和一級鎖存器組成的三級結構，而且每一級結構內部都帶有內置正反饋。本設計采用了簡單的結構，以較小的芯片面積，實現了較高的速度和12bit的高精度，可以廣泛應用于高速和高精度的ADC中。