汽車電子處于一個充滿噪聲的環境，因此汽車電子必須具有優秀的電磁兼容(EMC)性能。而汽車電子的EMC設計中最主要的是微處理器的設計，作者將結合實際設計經驗，分析噪聲的產生機理并提出消除噪聲的方法。 

        汽車電子常常工作環境很惡劣：環境溫度范圍為－40oC到125oC；振動和沖擊經常發生；有很多噪聲源，如刮水器電動機、燃油泵、火花點火線圈、空調起動器、交流發電機線纜連接的間歇切斷，以及某些無線電子設備，如手機和尋呼機等。 

        汽車設計中一般都有一個高度集成的微控制器，該控制器用來完成大量的計算并實現有關車輛運行的控制，包括引擎管理和制動控制等。汽車電子設計不僅需要在這種噪聲環境中實現對MCU的保護，同時也必須規范MCU模塊設計，確保MCU模塊發射的噪聲滿足相關的規范。 

        在概念上，電磁兼容性(EMC)包含系統本身對噪聲的敏感性以及噪聲發射兩個部分。噪聲可以通過電磁場的方式傳播從而產生輻射干擾，也可以通過芯片上或者芯片外的寄生效應傳導。 

        在大多數汽車控制系統設計中，EMC變得越來越重要。如果設計的系統不干擾其它系統，也不受其它系統發射影響，并且不會干擾系統自身，那么所設計的系統就是電磁兼容的。 

        在美國出售的任何電子設備和系統都必須符合聯邦通訊委員會(FCC)制定的EMC標準，而美國主要的汽車制造商也都有自己的一套測試規范來制約其供應商。其它的汽車公司通常也都有各自的要求，如： 

        SAE J1113(汽車器件電磁敏感性測試程序)給出了汽車器件推薦的測試級別以及測試程序。 

        SAE J 1338則提供關于整個汽車電磁敏感性如何測試的相關信息。 

        SAE J1752/3和IEC 61967的第二和第四部分是專用于IC發射測試的兩個標準。 

        歐洲也有自己的標準，歐盟EMC指導規范89/336/EEC于1996年開始生效，從此歐洲汽車工業引入了一個新的EMC指導標準(95/54/EEC)。 

        檢查汽車對于電磁輻射的敏感性，應該確保整個汽車在20到1000MHz的90％帶寬范圍內參考電平限制在24V/米的均方根值以內，在整個帶寬范圍以內的均方根值在20V/米以內。在測試過程中要試驗駕駛員對方向盤、制動以及引擎速度的直接控制，而且不允許產生可能導致路面上任何其他人混淆的異常，或者駕駛員對汽車直接控制的異常。 

        由于芯片幾何尺寸不斷減小，以及時鐘速度的不斷增加都會導致器件發射超過500MHz的時鐘諧波，因此EMC設計非常重要。如摩托羅拉公司最新基于e500架構的微控制器MPC5500系列，該芯片采用0.1微米工藝技術，時鐘頻率為200MHz。 
        
        此外，產品成本的要求迫使生產商設計電路板時不使用地層并盡可能減少器件數量，汽車設計工程師將面對非常嚴格的設計約束挑戰。設計的電子系統必須高度可靠，即使一百萬輛汽車中有一輛存在一個簡單的故障都是不允許的。沒有考慮EMC設計而召回所有汽車的事實證明這種做法不僅損失巨大，而且影響汽車廠商的聲譽。 

        在電磁兼容設計中，“受害方”的概念通常指那些由于設計缺乏EMC考慮而受到影響的部件。受害部件可能在基于MCU的PCB或者模塊的內部，也可能是外部系統。通常的受害部件是汽車免持鑰匙入車 (Keyless-Entry)模塊中的寬帶接收器或者是車庫門開啟裝置接收器，由于接收到MCU發出的足夠強的噪聲，這些模塊中的接收器會誤認為接收到了一個遙控信號。 

        汽車收音機通常也是受害部件：MCU可能產生大量的FM波段諧波，嚴重降低聲音質量。分布在汽車中的其它模塊也可能受到類似的影響，基于MCU的模塊產生的發射噪聲經由線纜傳播出去，如果MCU產生足夠強的噪聲對文本和語音進行干擾，那么無繩電話和尋呼機也容易受到干擾。

EMC設計 

        很多EMC設計技術都可以應用到電路板和SoC設計中。最具共性的部分就是傳輸線效應，以及布線和電源分布網絡上的寄生電阻、電容和電感效應。當然，SoC設計中存在許多與芯片自身相關的技術，涉及基底材料、器件幾何尺寸和封裝等。 

        首先了解傳輸線效應。如果發送器和接收器之間存在阻抗不匹配，信號將產生反射并且導致電壓振鈴現象，因而降低噪聲容限，增加信號串擾并通過容性耦合對外產生信號發射干擾。IC上的傳輸線尺寸通常非常小，因此不會發射噪聲或者受到輻射噪聲的影響，而電路板上的傳輸線尺寸通常比較大，容易產生這種問題，最常用的解決辦法是使用串聯終結器。 

        在SoC設計中，噪聲主要通過寄生電阻和電容來傳導，而不是以電磁場的方式輻射。CMOS芯片通過一種外延工藝實現極低電阻基底的方法來增強抗閉鎖的能力，而基底的底側為基底噪聲提供了一種有效的傳導路徑，使得很難將噪聲源同敏感節點在電氣上分隔開來。 

        許多并行的p＋基底觸點(contact)為阻性耦合噪聲提供了一個低阻抗路徑。在n阱和p溝道晶體管p基底的側壁以及底部之間會形成寄生電容，因而產生容性耦合噪聲，并且在n溝道晶體管的基底和源區之間形成pn結(見圖1)。 

        單個pn結電容非常小，在一個VLSI的SoC設計中并行的電容總和通常是幾個納法，在連接到電源網絡之前將源區和基底直接連接可以短路掉這個電容。這種技術還消除了進入基底的瞬時負電流而導致的體效應(body effect)。體效應會增加耗盡區，并導致晶體管的Vt變高。同樣的技術也可以應用于n阱p溝道晶體管，以減小容性耦合噪聲。 

        然而，包含層疊晶體管的數字電路或者模擬電路通常都需要隔離源區。在這種情況下，增加Vss到基底或者Vdd到基底的電容能夠降低噪聲瞬態值。對模擬電路設計來說，體效應通過改變偏置電流和信號帶寬降低了電路性能，因此需要使用其它解決辦法，如阱隔離。對數字電路，采用單一的阱最理想，可以降低芯片面積。通過認真的設計可以對體效應進行補償。 

        基底噪聲的另一個來源是碰撞離化(impact-ionization)電流，該噪聲跟工藝技術有關，當NMOS晶體管達到夾斷(pinch-off )電壓時就會出現這種情況。碰撞離化會在基底產生空穴電流(正的瞬間電流)。 

        通常，基底噪聲的頻率范圍可能高達1GHz，因此必須考慮趨膚效應。趨膚效應是指導體上隨著深度的增加感應系數增大，在導體的中心位置達到最大值。趨膚效應會導致片上信號的衰減以及信號在芯片p＋基底層的失真。為最大程度減小趨膚效應，要求基底厚度小于150微米，該尺寸遠遠小于某些基底允許的最小機械厚度，然而更薄的基底更易碎。

噪聲源 

        微控制器內部存在四種主要的噪聲源：內部總線和節點同步開關產生的電源和地線上的電流；輸出管腳信號的變換；振蕩器工作產生的噪聲；開關電容負載產生的片上信號假象。 

        許多設計方法可以降低同步開關噪聲(SSN)。穿透電流是SSN的一個主要來源， 所有的時鐘驅動器、總線驅動器以及輸出管腳驅動器都可能受到這種效應的影響。這種效應發生在互補類型的反相器中 ，輸出狀態發生變化時p溝道晶體管和n溝道晶體管瞬間同時導通。確保在互補晶體管導通之前關斷另一個晶體管就可以實現穿透電流最小，在大電流驅動器的設計中，這可能要求一個前置驅動器來控制該節點信號的轉換率。 

        切斷不需要使用模塊的時鐘也可以降低SSN。很明顯，該技術同具體應用十分相關，應用該技術可以提高EMC性能。在類似摩托羅拉的MPC555和565這樣高度集成的微控制器芯片中，所有芯片的外圍模塊都具有這樣的功能。 

        SSN也會產生輻射干擾，瞬間的電源和地電流會通過器件管腳流向外部的去耦電容。如果該電路(包括邦定線、封裝引線以及PCB線)形成的環路足夠大，就會產生信號發射。而環路中的寄生電感會產生電壓降，將進一步產生共模輻射干擾。 

        共模輻射電場E的強度由下面等式計算： 

        E = 1.26 x 10-6 Iw f l/d

        E = 1.26 x 10-6 Iw f l/d

        這里E的單位是伏特/米，Iw的單位是安培，f是單位為赫茲，l是路徑長度，d是到該路徑的距離，l和d的單位都是米。 復雜設計中頻率由特定的應用需求來確定，不可能降低，因此SoC設計工程師必須認真考慮如何通過降低Iw或l來降低電場強度。 

        處理好時鐘域也能降低SSN。許多優秀的SoC設計都是同步電路，這樣容易在時鐘上下沿處產生很大的峰值電流。將時鐘驅動器分布在整個芯片中，而不是采用一個大的驅動器，這樣可以使瞬態電流分布開。另外一種可能的辦法是確保時鐘不互相重疊。當然必須小心避免由于時序不匹配而產生競爭。更重要的是，時鐘信號應該在遠離敏感的I/O邏輯信號，特別是模擬電路。

        當前的復雜嵌入式MCU有許多輸出信號，大多數輸出信號都必須能夠快速地響應電容負載。這些信號包括時鐘、數據、地址和高頻串行通信信號。對內部節點來說，穿透電流和容性負載都會產生噪聲。應用同樣的技術處理內部節點可以解決輸出管腳驅動器電路噪聲問題。另外，管腳上信號的快速變換會產生反射引起的輸出信號線上的信號振鈴和串擾。 

        將這種類型的噪聲源減到最小有許多解決方案。輸出驅動器可以設計成驅動強度可以控制，并且可以增加信號轉換速率控制電路來限制di/dt。由于大多數器件測試設備同最終應用相比，測試節點電容更高，所以通常更愿意指定一個固定值來實現驅動強度的控制。例如，假定MPC5XX系列的MCU微控制器芯片的CLKOUT滿驅動強度是一個90pF的負載，并且是專為測試目的而設定。除了因為時序而考慮滿驅動強度外，最好使用降低的驅動強度。 

        上面介紹的技術對于降低噪聲有積極的作用，由于瞬態電流包絡延長，平均的電流實際上會增加。在芯片上實現一個LVDS物理層也可以減小由于輸出管腳上大的瞬態電流產生的噪聲，這種方式依靠差模電流源來驅動低阻抗的外部負載(圖2)。電壓的擺幅限制在±300mV范圍內。 

        支持這種技術所需增加的管腳可以通過減少電源管腳來彌補，由于這種實現方式有效地降低了片上瞬態電流，因而輸出驅動器通過電源基本上維持一個恒定的直流電流，而傳統驅動器中的瞬態電流則會在電容性負載上產生大的電壓擺幅。 

        在振蕩器設計中有兩個方面會影響到EMC：輸入和輸出信號波形的形狀會產生影響；通過頻率抖動來實現頻譜展寬并降低其窄帶功率的能力。 

        振蕩器從本質上屬于模擬電路，因而對工藝、溫度、電壓和負載效應比SoC中的數字電路更敏感。使用自動增益控制(AGC)電路形式的反饋來限制振蕩器信號幅度可以消除大部分這些效應。AGC的另外一種替代實現就是雙模式振蕩器，可以在高電流模式和低電流模式之間切換。初始狀態下，電源接通時使用高電流模式確保較短的啟動時間，然后切換到低電流模式確保最小噪聲。 

        在集成了作為振蕩器電路一部分的鎖相環的SoC設計中，可以利用頻率抖動在很小的范圍內改變時鐘頻率，這樣隨著頻率在一個范圍上展開，可以減少基本能量。整個系統設計必須仔細考慮確保這種改變的比率以及頻率范圍不會影響最終應用中關鍵器件的時序。而在類似CAN、異步SCI和定時的I/O功能等廣泛應用于汽車的串行通信中不能采取該方式。芯片上的開關噪聲表明其自身就是期望信號輸出的一個阻尼振蕩，這是電感與芯片上負載電容串聯組合而產生的結果。對一個典型的片上總線來說，負載是一個連接到許多三態緩沖器的長的PCB布線，該負載的主體是電容，包括柵極，pn結以及互聯電容。 

        消除電感或者降低di/dt可以減小或者消除噪聲。只有當噪聲幅度大到會引起連接節錯誤開關時，才需要認真考慮設計中的噪聲問題。 

        降低對于外部噪聲源的敏感性包括對外部器件以及內部設計的考慮。外部的瞬態電流會引起管腳上的兩種情況：電壓變化會導致容性耦合的電流進入器件；超出電源范圍的電壓最終會通過電阻路徑將電流傳導到器件中。 

        汽車電子設計中，通常用外部RC濾波器來限制瞬態電壓擺幅和注入電流。必須小心，確保外部器件值考慮到漏電流效應，尤其是模擬輸入時。值得注意的是，MCU和外圍IC的I/O管腳通常多達200個，這種解決方案所需的額外成本和電路板空間使工程師在系統設計中不愿意采用。最好的解決辦法是實現在芯片上的高度集成。 

        硬件和軟件技術可以協同實現EMC性能要求。例如，許多MCU都具有在外部總線上輸出內部訪問的能力，通常情況下這些都是不可見的。這種方式對于調試非常有用，但是在一些設計不當的系統中可能會產生外部的總線競爭，從而使相關噪聲增加。 

        在過去的工作中我曾遇到芯片上A/D變換器讀取值不正確的類似問題，該問題看上去似乎噪聲在某種程度上干擾了測量或者是變換。通過了解系統的硬件結構圖，從表面上了解A/D變換器的輸入部分似乎一切都很正常，但是我注意到外部的EPROM以某種方式實現解碼，而這種解碼方式在某些非常特殊的情況下可能會引起總線競爭，這種競爭不會影響程序的任何運行，但是會產生足夠的噪聲，因此會出現A/D變換偶然的錯誤。通過改變解碼邏輯就迅速解決了這個問題。