1 引言
CCD" title="CCD">CCD (Charge Coupled Devices)電荷藕合器件是20世紀70年代初發展起來的新型半導體 器件。目前CCD作為光電
我們需要對CCD相機所獲取的大量高速圖像數據進行采集、存儲，以便做后續處理和應 用，而進行這一系列信號處理之前，目標信號的獲取及所獲信號的質量關系到調試整個相機 系統的關鍵。在調試相機系統時，由于調試的系統總有一些不完善的因素，同時又因為多次 的調試也會增加CCD芯片的風險成本，尤其對于比較昂貴的CCD芯片，調試中如若經常使用將 會帶來損壞的風險，因此在調試過程中對CCD芯片輸出信號的分析和
2 分析CCD 輸出信號的特點
一個 CCD 信號的輸出序列由復位脈沖開始，當FET 開關閉合時，圖1 中的傳感器電容上的電壓為初始的參考電壓值，這個參考電壓值被稱為復位饋通電平。經過一定的饋通延遲時 間后，這個電壓值降低，成為真正的復位電平。此時，FET 開關打開，則像素電荷被轉移到 這個電容上，相應的改變了電容上的電壓值。這個電壓值就是參考電平、像素電平以及一些 噪聲疊加而成的。當CCD 開始工作讀取有效信號時，輸出信號在每個復位信號的上升沿時復 位，即在輸出信號上出現復位干擾脈沖1,然后回到參考電平2，開始讀取積分得來的是像元 信號3。實際像素寬度為3 的寬度，1、2、3 的寬度和為一個像素周期，每個像素的信號幅 度為2 和3 的高度差，這些都是CCD 輸出信號的重要參數。CCD 輸出的信號中包含了較大的 直流分量。直流偏置電壓是CCD 正常工作所不可缺少的，其值在幾伏到十幾伏范圍內變化， 并且只消耗幾毫安以下的電流，很容易由穩壓電源必要時經電阻或電位器分壓以及電容濾波 得到。
圖1 CCD輸出信號
3 硬件結構
整個系統由數字信號發生模塊、數模轉換模塊和輸出處理模塊3部分構成。選取CPLD以構成 信號發生模塊，充分利用它的可編程性，構造出CCD在各種復雜環境下的采集數據，同時生 成與數據信號相匹配的控制信號，控制下級數模轉換模塊的工作。數模轉換模塊接收上級發 送過來的數據和控制信號，在控制信號的控制下將數據轉換為模擬信號輸出。由于該模塊的 轉換輸出為電流，所以還需要增加一個轉換模塊將電流轉換為系統所需要的電壓信號，同時為了滿足系統對信號精度的要求，還需要增加有源和無源濾波電路模塊。系統框圖如圖2所示，晶振作為CPLD的時鐘信號（clk）輸入，其它的信號均由其產生。
圖2系統原理框圖
主要工作分為以下幾個方面：
（1）信號發生模塊
利用 VHDL 語言設計CCD 輸出圖像信號和時序控制信號，輸出信號有模擬出來的數字圖 像信號（10 位并行輸出）和時序控制信號，主要包括：相關雙采樣信號，A/D 采樣所需時序 脈沖信號，行、場同步脈沖信號等。
?。?）數模轉換模塊
將模擬的數字信號經由數模
（3）輸出處理模塊
對由
4 信號發生模塊CPLD 的設計
4.1選擇符合要求的CPLD
本設計采用LATTICE公司的ispLSI1032e CPLD，該芯片共有84個引腳，可用門數達6000 個，192個邏輯單元，可單獨配置為輸入、輸出及雙向工作方式，64個通用I/O口，其傳輸延 時為7.5ns，最高工作率高達125MHz,可以滿足本設計的要求。該系統要求的輸出頻率為11MHz的相關雙采樣形式的CCD信號，并且對信號的時序有著嚴格的要求，選用66MHz的晶振，作為 CPLD的時鐘輸入。
4.2 程序設計
輸出的數字信號要提供給圖像傳感器的下一級采樣系統，符合一定的時序要求，采樣所 需時序脈沖信號，輸出信號有模擬CCD 輸出信號，相關雙采樣信號，故需要A/D 采行同步脈 沖信號等。信號發生模塊CPLD 部分，我們除了需要產生所有的數字信號之外，還需要為下一部分的數模轉換模塊準備好需要的數據和D/A 時鐘時序。
在利用 VHDL 語言在isp 環境下編程、仿真、調試，得到幾幅模擬灰度圖像和行、場同步信號。輸出信號有數字圖像信號（10 位并行輸出），D/A 的時鐘信號(clock1)和寫信號 (wrt)，相關雙采樣信號，行、場同步脈沖信號等。輸入時鐘信號(clk)為66MHz，行同步信號row 用來保證輸出像元的同步。
它的輸出作為模擬CCD 數據產生和D/A 轉換控制模塊的時鐘輸入。模擬CCD 數據產生 模塊輸出的方波信號ccdout[9..0]，經過DAC 變換后，生成CCD 的模擬輸出信號。D/A 轉 換控制模塊生成DAC 的寫信號WR 和時鐘信號CLK，要求D/A 在數據ccdout[9：0]的一個周 期內采樣轉換高低電平各一次，需要wrt 和clock1 在ccdout[9..0]的高低電平處分別采樣, 為保證clock1 與wrt 信號的相位關系，令wrt 信號在clk 的上升沿變換，clock1 信號在clk 的下降沿變換，這樣就產生了我們所需要的數據和控制信號。
4.3 仿真結果
本設計實現了采用VHDL硬件編程語言和CPLD產生系統的數據源信號，包括模擬CCD輸出 的模擬信號產生前的一組數字信號和用于下一級所需要的的控制時序，保證了系統輸出信號 的速度和相位關系。如圖3的仿真波形所示，ccdout[9..0]為模擬的圖像信號，shp、shd為 相關雙采樣信號，clock1、wrt為下一級數模轉換模塊D/A的控制信號。參考脈沖shp和視頻 脈沖shd在一個像元間隔分別采樣一次，最終輸出信號為采集到的參考電平與視頻電平之間 的差值，采用相關雙采樣技術可以濾除疊加在輸出信號上的復位噪聲。
