1.引言

隨著手持式個人通訊系統等的發展，低壓低功耗高吞吐量電路的需求越來越多，因此低功耗微處理器和元件的設計已經變成了主流。ALU是微處理器最重要的組成部分，其中全加器電路是所有運算電路的基本單元，設計低功耗快速加法器單元是獲得低功耗高速運算電路的關鍵。ALU單元的設計標準是多種多樣的，晶體管數量顯然是一個主要的關注點，因為它極大的影響了功能單元ALU的設計復雜性。另外兩個重要的卻又相互矛盾的因素是功耗和速度。與功耗降低相關的一個因素是電路能工作的最低電壓, 還有一個是晶體管的數量，而全加器晶體管的數量又極大的影響了ALU單元的晶體管數量，因此全加器的設計也是ALU設計中必須重點考慮的一部分。對于已有的全加器的設計按照種類來分【1-8】有靜態CMOS電路，動態電路，傳送管和傳輸門邏輯。其中全靜態CMOS電路是最傳統的，但需要28個管子。動態電路能極大的減少晶體管的數量但是短路功耗卻很大；使用傳送門邏輯是一個可選的降低電路復雜性的方案。在【1】中基于傳送門和反向器的全加器設計中各使用了20和16個晶體管，為了得到更少管子的全加器，在【2】中基于XOR/XNOR的傳送門邏輯電路組成的全加器只用了14個管子，在【3】中，介紹了一個基于傳輸管的靜態能量恢復全加器（SERE），它只使用了10個管子，且不管它自稱的功耗小，這個設計相比同類的設計來講速度比較慢，同時這個設計不能用來級連，因為在低電壓下工作時有多閥值損失問題。在【4】中一種新的基于選擇電路的10管全加器設計被提出，然而這個設計也同樣有多閥值損失問題，以至于不能在低電壓級連模式下正確的工作，前面提到的10管全加器都是基于圖1的原理來的。文中的ALU單元將采用一種新的10管全加器，它可以減輕閥值損失問題，這個設計可以在使用少量管子的情況下組成快速的并行加法器（RCA）同時保持較低的能量損耗，另外，這個設計可以在較低的工作電壓下正確運行。
 

                                                                   圖1 .現有的10管全加器結構

                                                  Figure 1. 10-T Full adder Architecture of existent

2.新的基于CLRCL全加器的ALU單元

首先考慮全加器的設計，全加器的邏輯表達式為：

Sum=(A⊙B)·Cin+(A⊕B) ·!Cin Count=(A⊕B) ·Cin+(A⊙B) ·A

可以看出有兩個基本的模型需要使用――XOR和2選1選擇器。一個XOR/XNOR功能用傳送門邏輯只用四個管子就可以達到【5】，一個2選1選擇器可以用兩個管子實現。但是這些電路都有不同程度的閥值電壓損失，所以在使用時必須小心，文中將采用一種新的全加電路，這個全加器的特點是進位邏輯電平恢復稱之為（Complementary and Level Restoring Carry Logic or CLRCL）。目的是為了減小電路的復雜性和達到快速的級連運作。為了避免進位鏈的多閥值電壓損失，為此重寫全加器的和以及進位邏輯公式：

Sum =(A⊕Cin) ·!Cout+(A⊙Cin) ·B Count =(A⊕Cin) ·B+(A⊙Cin) ·A
 

                                                                          圖2.新的1位ALU單元電路圖 

                                                                         Figure 2. New 1-bit ALU unit

改進后的電路圖如圖2.其中MUX的電路如圖3所示。這樣設計的合理之處在于以下幾點：首先，避免了使用有閥值損失的信號作為下一個單元的控制信號，這是在現有的10管全加器中普遍存在的問題，這將導致在電路級連的時候有多閥值電壓損失從而使電路不能正確工作；第二，在傳送管鏈中去除了沒有緩沖的進位信號傳送。根據Elmore公式，傳送延遲時間跟級連的傳送門數目是二次方的關系【6】。即使是中等數目的級連長度，這樣的延遲也是不能忍受的。
 

                                                                        圖3 .MUX 的MOS電路圖 

                                                           Figure 3 . MOS schematic circuit of MUX

正如圖2中全加器部分電路所示，XNOR電路采用了一個2選1選擇器加一個反向器來實現，這個反向器的功用有三個：第一，反向器INV1可以用來補償輸出傳送門輸出電壓的損失，這個輸出將用來與另外兩個2選1選擇器一起實現和以及進位功能，這樣和以及進位信號的閥值電壓損失可以控制在一個|V t|；第二，反向器INV2在進位鏈中充當了一個緩沖器的作用，從而加速了進位的傳送；第三，同時這個反向器提供了一個進位的互補信號（！Count）供下一級電路使用。這樣全部的全加器部分電路就只需要10個管子（5個PMOS和5個NMOS），這是目前我們所知的最少的實現全加器電路的晶體管數目。

在邏輯與或的功能部分，采用了兩個信號來控制（Cnt2和Cnt3）(Figure 2所示),當全加器的和信號以及邏輯與/或功能信號產生后，再使用一個2選1選擇器（控制信號為Cnt1），共使用了三個控制信號實現了全加及邏輯與/或的功能（見Table 1），使用了兩個用傳送門實現的2選1選擇器串聯后，這個電路會有兩個閥值電壓的損失，不過這并不影響最終電路的正確操作，因為兩個閥值電壓的損失在3.3v的工作電壓下還是可以正確工作。
 

至于左移、右移和SWAP功能可以通過傳輸門來實現（見Figure 2右部分），通過不同的控制信號可以輕易的實現這些功能。

前面提到了本文中提出的電路會有兩個閥值電壓的損失，為了后續電路的正確工作我們可以加一個電平恢復電路，同時這個電路還可以加快電路的傳送速度（見Figure 2右半部分）,在此恢復電路中我們使用了一個控制信號（Cnt4）來實現三態門的功能以控制信號的輸出與否。加上這部分電路后輸出信號會取反，在許多處理器中信號采用的是補碼形式，而這為補碼的實現提供了便利。

3. 電路分析和仿真結果

一些其他的全加器設計將用來和本文的全加器比較，因為設計的目標是降低電路的復雜性和提高電路的速度以及能量損耗的降低，所以主要關注于門數少并基于傳送門的全加器之間的比較。已有的全加器總結如下表2。
 

在0.35um工藝下仿真一些10管的全加器的DC特性，其中Vdd為3.3v，反向器的（W/L）p=1.4um/0.35um 以及(W/L)n=0.7um/0.35um（table3）。另外，此電路在1.9v的電壓下依然可以正確工作，這為進一步降低功耗提供了一個很好的途徑。
 

TALBE 3. Simulation results of 10-T adder designs in 0.35um CMOS technology .(td=time delay)

對整個電路進行DC分析，得到整個電路的功耗為12.12 uw，延時1.5ns,仿真結果見圖5。另外在AC方面,這個電路的工作頻率也是比較高的。

                                                                                   圖5 . 電路仿真結果 

                                                                    Figure 5. simulation result for all circuit

4．結論

本文提出了一種新的1位的ALU單元。所提議的ALU單元在DC方面，可以在很低的工作電壓下工作，功耗小且速度快；在AC方面，由于采用了CLRCL全加器可以工作在很高的頻率下。同時，比較了現有的一些全加器的性能，可以看到文中的CLRCL電路不僅使用的晶體管的數目較少，同時它的功耗和速度性能也是比較優良的,極大的提高了1位ALU的性能。

本文創作者新點：

本文針對目前在RISC結構的MCU/MPU等中需要使用低功耗，小面積，快速的ALU單元，提出了一種新的結構簡單的ALU單元結構，在此結構中使用的全加器是目前比較流行的10－T全加器，通過對全加器布爾邏輯的重組，使這種全加器在級連結構中不會產生多閥值損失的情況，最后在電路輸出部分采用了電平恢復結構，使電路的輸出波形很好，同時這種結構與現有的結構相比有著明顯的面積，速度，功耗方面的優勢。

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