1引言
存儲測試的特點是集多參數微型傳感器及信號調整、信息采集、信息存儲及傳輸接口電路為一體，對被測物體的工作環境、運動控制等多通道、大容量參數進行（實時、動態）數據采集、存儲、事后回收、數據再現、數據分析。目前，存儲測試技術已經在許多重大武器型號的研制、生產中得到成功應用，并取得了一系列重要科研成果。解決了過去無法解決的重大測試難題，顯示出了突出的優越性。
2 硬件設計
2.1 系統框圖：
本系統中有1路速變模擬信號、8路緩變模擬信號、4路數字信號。該采集系統能實現采集0~10V之間的模擬信號，其中單路速變模擬信號采樣率不低于40Khz,8路緩變模擬信號采樣率不低于12.5Khz，兩者精度均在0.1%,同時還能夠存儲4路數字信號。信號記錄時間均不低于0.75s，整體設計如圖1所示。
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圖1 采集系統整體框圖 |
2.2信號調理設計
在本系統中，由于模擬輸入信號的電壓范圍是0～10V,所以此次設計使用LM324運算放大器組成的比例電路將輸入信號變換成0～2.5V電壓。然后輸入模擬開關經過跟隨器后，再輸入A/D轉換器。4路數字信號使用一個5V的穩壓管，將輸入數字信號中大于5V的高電平信號鉗制在5V，起到了調壓的作用。如果是低于5V，那么電壓將不改變。
2.3輸入通道設計
存儲測試系統常常需要多通道同時采集。此次設計中根據被測信號的特點選用ADG506模擬開關進行各通道的切換，該模擬開關具有開關速度快、泄漏小等特點，從而用最簡單的硬件電路完成多路信號的存儲測試。
2.4采集芯片選用：
此次設計采用AD公司的AD7492采集芯片，AD7492為12位高速、低功耗、逐次逼近式AD轉換器。它可在2.7V-5.25V的供電電壓下工作，采樣頻率最高為1.25MSPS，從而為正確采集回速變、緩變信號提供保障。
2.5存儲電路設計
此系統中，我們共有1路速變模擬信號，8路緩變模擬信號，4路數字信號。首先，對于單路速變信號而言，其最低采樣頻率為40kHz，系統要求的最低記錄時間為0.75S此次設計中，用了一個模擬開關和一個AD7492循環進行數據采集，將1路速變信號和8路緩變信號交叉安排在ADG506上，這樣在每次速變信號采集后，緊接著采集8路緩變信號，經過循環交叉采集后，便使得速變信號采樣率是緩變信號采樣率的8倍，所以速變信號采樣率為8×12.5kHz≥40kHz。其次，對于8路緩變信號，其單路采樣率為12.5kHz, 記錄時間為0.75s,共8路。最后，存儲４路數字信號。由于我們采用12路的AD采集，所以4路數字信號與AD產生的高4位信號合起來組成8位一起存入512K的SRAM 628512。因此不再單獨占用空間。由以上分析我們可以得到存儲容量為：M≥12.5kHz×8路×2×0.75+12.5kHz×8次×2×0.75=300kbyte。為了方便讀數和數據分析，在每組數據前加上通道標志位，以區分是哪一路信號。為了確保存儲空間，此次設計我們一共選用兩塊容量為512K的SRAM進行數據存儲。AD轉換和CPLD處理后的采集信號通過74LVC4245電平轉換后送入SRAM進行存儲。
3 CPLD實現計算機異步串行通訊設計
3.1異步串行通信的幀格式
在異步串行通信中，數據位是以字符為傳送單位，數據位的前、后要有起始位、停止位，另外可以在停止位的前面加上一個比特位(bit)的校驗位。其幀格式仍然采用1位開始位+8位數據位+1位停止位.如圖2所示。此次設計中沒有奇偶效驗位。停止位，為邏輯1，總在每一幀的末尾。此次設計中停止位為1位。
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圖2 串行異步通訊的幀格式 |
3.2異步串行通信的波特率
串行口每秒發送或接收數據的位數為波特率。若發送或接收一位數據需要時間為t，則波特率為1/ t,相應的發送或接收時鐘為1/t Hz。發送和接收設備的波特率應該設置成一致，如果兩者的波特率不一致，將會出現校驗錯或者幀錯。要產生9600b/s波特率，要有一個不低于9600 Hz的時鐘才可以。為產生高精度的時鐘，我們專門選取48M的晶振，通過5000分頻，最終頻率為48M/5000=9600BIT/S
3.3發送程序設計
根據采用的幀格式,需要發送的數據為10位(1位開始位、8位數據位、1位停止位)，在發送完這10位后，就應該停止發送，并使發送端電平處于邏輯1，然后等候下次的發送。發送電路一共有3個并行進程如圖3所示，進程1產生9600bps波特率，使系統能夠以9600的波特率發送幀。進程2中，當允許寫信號WR下降延時，發送完成標志位tdEmpty變為低電平，開始接受并行數據，并將數據放入鎖存器鎖存。當寫允許WR標上升延時，發送完成標志位變為高。進程3，將放入鎖存器中的并行數據并串轉換，并依照幀格式，將10位數據，在TXD引腳上以9600波特率，串行輸出經過串口芯片MAX232電平轉換后實現與計算機正常通訊。
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圖3 發送模塊時序圖 |
3.4接收程序設計
接收電路比發送電路要復雜，接收電路要實時檢測起始位的到來，一旦檢測到起始位到，就要將這一幀數據接收下來。接受電路一共設計有三個并行進程如圖4所示，其中進程1 負責產生9600bps波特率，使系統能夠在9600的波特率與外界系統通訊。進程2 產生接收信號RXD的完成標志位，每次在接收到幀的起始位時，標志位RXDF變高，在完成接受數據后，標志位RXDF變低。進程3負責將RXD信號輸入的10位串行數據，依照10位的幀格式，先去掉串口的接收起始位和接收結束位，取其中的8位有效數據，并將8位有效數據進行串并轉換，變成并行數據后，由8位數據總線DATA0~DATA7并行輸出。
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圖4 接收模塊時序圖 |
4采集存儲控制程序設計
4.1采樣主控程序設計：
此次系統我們使用48M晶振，每路信號采樣率不低于12.5khz,一共相當于16路模擬量，所以控制點為48M ÷ (16 12.5khz)=240點，所以主控計數器中有240個計數點可以用于控制。在0~240個點中實現了通道選通、啟動AD、幀計數、兩次SRAM地址遞推等工作。每次循環結束后，系統主控計數器清零，反復循環采集。具體細節如圖5所示。
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圖5 控制程序的主控計數器及在其各個計數點時FPGA邏輯控制設計 |
4.2 各個模塊的設計
在本設計中采用Altera公司EPM7064系列CPLD，程序使用VHDL語言編寫，并在Quartus II環境下編譯通過，程序主要有“采集模塊”和“讀數模塊”。采集模塊：在采集模塊中，共有5個并行進程，其中在進程1中，首先在主控計數器COUNT=10時開始結合內部時鐘COL信號來產生多路開關選通信號CNT，當COL=0時: CNT<=0000.COL=1時：CNT<=0001.以次類推一直到COL=15時選通15路后，進程1停止。在進程2中，當主控計數器COUNT在130和150區間內時，且內部計數器信號COL在0~15范圍內,則開始打開AD，開始采集。在進程3中如果主控計數器COUNT=185~255時打開RAM的寫入狀態。在進程4中當主控制計數器count=200和220時，結合內部時鐘信號COL，分別選擇存入高4位、低8位或者幀計數。進程5：count=235遞推幀標志位和ADG506(模擬開關)選通標志位，具體見圖6所示。
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圖6 采集模塊時序圖 |
讀數模塊：讀數模塊共分為3個并行進程：在進程1中，當時鐘上升延時,且如果使能EN_R為高時，且電腦控制讀數口CPUCLK=1時開始讀數。在進程2中，讀完一次數據后，將RAM地址遞推一次。進程3中，如果系統為讀數模塊有效時，數據將通過CPLD發送到MAX232通過異步串行的方法將數據上傳，具體見圖7所示。
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圖7 讀數模塊時序圖 |
5 結束語
本文對多路數據采集系統的組成原理、單元電路設計、接口電路設計和系統控制程序設計進行了詳細的闡述，完成了多路信號數據采集系統軟硬件設計。使系統工作安全可靠，數據采集精度較高，抗干擾能力較強。具有良好的應用前景和很高的使用價值。