1 引言

隨著通信系統和網絡的快速發展，要求數據的通信、處理和存儲的安全性和可靠性越來越高。開發安全加密機器，要求具備實時加密，可改變密鑰，使用多種算法等性能，因此可重用、參數化的加密核成為一種理想的安全加密設計。

目前加密算法有單密鑰和公用密鑰2種體制。單密鑰體制中最著名的是DES加密算法，它是目前應用廣泛的分組對稱加密算法，廣泛應用于衛星通信、網關服務器、視頻傳輸、數字電視接收等方面。文獻指出，盡管軟件實現的DES加密算法容易改變，但是其數據處理速率低；專用集成電路ASIC可提供高性能算法但靈活性差；而FPGA實現的加密算法具有對同一個FPGA使用不同算法的重新編程可增加其靈活性，使用同一個算法的不同版本和改變結構參數實現系統升級。因此利用FPGA實現DES加密算法是一種理想選擇并具有實際的應用價值。

為了克服傳統DES加密算法流水線的FPGA實現的子密鑰需先后串級計算，密鑰不能動態刷新的缺點，提出一種新的加密算法，提高DES FPGA實現系統的處理速度，增加系統的密鑰動態刷新功能，提高系統的可重用性。

2 DES加密算法原理

DES加密算法是將64位的明文輸入塊變為64位的密文輸出塊，其密鑰是64位，其中8位是奇偶校驗位。整個算法的處理流程如圖1所示。
 

從整體結構來看，DES加密算法可分為3個階段：

(1)對于給定的明文m，通過一個(固定的)初始置換IP重新排列m中的所有比特，從而構造比特串m0。把64位比特串m0拆分成左右2個部分，即m0=IP(m0)=L0R0，這里L0由m0的后32位組成。

(2)計算16次迭代變換，所有16次迭代具有相同結構。第i次迭代運算是以前一次迭代的結果和由用戶密鑰擴展的子密鑰Ki作為輸入；每一次迭代運算只對數據的右半部分Ri-1進行變換，并根據以下規則得到LiRi作為下一輪迭代的輸入表示2個比特串的異或(按位模2加)。其中每一輪次運算的子密鑰Ki是將56位密鑰分成2個部分，每部分按循環移位次數表移位并按置換選擇表置換得到。輪函數f的處理過程：先將Ri-1進行E置換，再與本輪的子密鑰相異或，最后將S盒字替換和P置換。圖2是DES算法的一輪處理框圖。
 

(3)對16次迭代變換的結果使用IP置換的逆置換IP-1，最后所得到的輸出即為加密后的密文。

3 DES加密算法的FPGA實現

3．1 系統總體設計

DES加密算法是以多輪的密鑰變換輪函數和密鑰+數據運算輪函數為特征，與之相對應的硬件實現．既可以通過輪函數的16份硬件拷貝，達到深度細化的流水線處理，實現性能優化，即性能優先方案；也可通過分時復用，重復調用一份輪函數的硬件拷貝，以時間換空間，從而得到硬件資源占用上的最小化，即資源優先方案。考慮到加密系統首先需滿足實時處理要求，因此選用速度性能優先方案。

DES算法的迭代特征使其適用于采用循環全部打開和流水線結構設計。由于提前生成子密鑰，并且用邏輯電路完成S盒設計，就可以解開DES算法的16次循環迭代為16級流水線數據塊加密，實現16個數據塊同時加密。這樣，從第1個數據塊開始加密，經16輪次延時后，每一輪次延時都會有一個數據塊編碼完成輸出一個密文塊。這樣它的加密速度是循環式加密的16倍，而代價是面積增加16倍，但考慮到每個輪次都是組合邏輯運算，占用面積小，這樣的代價完全能夠接受。圖3是基于子密鑰預計算的DES算法流水線處理原理圖。

3．2 子密鑰的生成

DES算法每一輪次迭代都需要一個子密鑰，采用流水線實現DES算法，就需要提前生成子密鑰，隨流水線進程發送給各個模塊。輸入密鑰分別經置換選擇1、第n輪的循環左移和置換選擇2這3個步驟后得到第n輪的子密鑰。如果用VHDL按照每一輪次循環移位的位數一步步得到16輪次迭代的子密鑰，那么16輪次子密鑰的生成需要做56x28次移位運算，同時需要56個寄存器存放每一輪子密鑰的中間結果，這樣不僅語言描述復雜，占有較多的硬件資源，而且每輪次密鑰移位次數不同，需要的運算時間不同，會給算法的迭代運算帶來更大的等待延遲。因此，通過分析得到生成每一輪子密鑰時，相對輸入密鑰所需移位的數目，直接將各個子密鑰提前生成。這樣不僅降低了資源消耗，提高算法的執行速度，也消除了各個圈子密鑰之問的相關性。

3．3 S盒的設計

S盒的設計是DES算法關鍵部分，S盒設計的優劣將影響整個算法性能。在采用FPGA實現時，應從資源和速度的角度出發，有效利用FPGA可配置屬性，充分考慮器件內部結構，盡可能使兩者都達到最優。S盒是一個4x16的二維數組，根據輸入的6位地址數據確定輸出，中間4位數據確定列，兩邊2位確定行，所產生的行列數據對應的地址空間中存放的就是輸出的4位數據。為了利用FPGA內部的4輸入查找表結構，可重新設計S盒的邏輯描述，即先固定2個變量，而使另外4個變量發生變化。實現時使用雙重case語句，外層使用2個變量，對應S盒輸入的第1、6位。內層使用4個變量，對應S盒輸入的第2、3、4、5位。形成一個6輸入、4輸出的查找表。這樣就可以充分利用FPGA的內部資源，提高綜合效率，加快算法執行速度。

3．4 子密鑰延遲控制

圖3中的子密鑰延遲控制單元可完成子密鑰的延遲控制，它由一系列寄存器構成。通過時鐘觸發數據塊依次向下傳輸給各級流水線，子密鑰依次存入下一級寄存器，在相應數據塊加密時從寄存器讀取，便實現16個不同數據塊同時加密。在新更換密鑰時，各個子密鑰分別存入寄存器(i，1)，隨時鐘觸發依次在流水線寄存器中流動，以前在流水線上繼續使用的子密鑰也同時在流水線寄存器中隨數據塊流動，通過合理使用寄存器，完成數據塊和子密鑰的同步，準確快速分發子密鑰，實現密鑰的動態更換。
 

4 仿真結果

采用VHDL作為設計邏輯描述．以OuartusⅡ作為設計開發工具，以Ahera公司Cyclone EPlCl2F324C6為目標器件，邏輯綜合結果表明系統共占用4 368個邏輯單元(LE)，系統的最高時鐘頻率為222．77 MHz，對信息的加密速度為222．77x64 Mb／s=14．26 Gb／s。由表1給出的DES算法有關硬件和軟件實現性能對比結果表明，該系統的數據加密速度是最快的，是軟件實現的112倍．同時其資源消耗指標也較理想。

假設需要加密的明文M=0123456789ABCDEF H，密鑰K=133457799BBCDFFl H，經過初始置換，16輪迭代加密，逆初始置換，最終的加密密文應為：85E813540FOA8405H，其時序仿真結果如圖4所示，仿真結果表明，系統完全實現DES算法的流水加密功能。
 

5 結語

在分析DES算法原理的基礎上，詳細闡述了一個基于VHDL描述、FPGA實現的DES加密算法系統的設計和仿真結果。該系統與傳統軟件加密系統相比，設計靈活，處理速度快，密鑰可動態刷新，抗解密強度高，穩定性好，重用性強，升級方便。