摘? 要: 介紹了遲早門同步器" title="同步器">同步器的基本工作原理,提出了在遲早門同步器中引入模糊邏輯控制獲得較小相位抖動的方法,給出了遲早門同步器在FPGA上的具體實現。

　　關鍵詞: 符號同步? 模糊控制" title="模糊控制">模糊控制? FPGA

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　　在數字通信系統中,必須以符號速率對解調器的輸出進行周期性地采樣。為此,接收器需要一個采樣時鐘信號,這個時鐘信號的頻率和符號速率相等,相位則必須保證采樣時刻是最佳的。在接收器中獲得這個采樣時鐘的過程被稱為符號同步或符號定時恢復。遲早門(Early-late Gate)是實現符號同步的重要方法之一,廣泛運用于各種數字通信系統中。本文提出的基于模糊控制的遲早門與傳統的遲早門相比,具有同步速度快、過沖小、相位抖動小等優點。在其FPGA實現中,采用了離線" title="離線">離線計算實時查表控制的方法,并針對實際應用的情況,將控制表轉化為邏輯方程,進一步簡化了電路。

1 遲早門簡介

　　一階閉環平衡雙積分型遲早門結構如圖1所示。

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　　早門累加器" title="累加器">累加器和遲門累加器分別在兩個連續的半符號周期內對輸入數據的采樣值進行累加,即計算前半符號周期和后半符號周期內接收到的信號的能量,它們與一個減法器共同構成了相位檢測器。為了保證相位檢測的有效性,采樣時鐘的頻率必須是符號速率的偶數倍,一般至少要為8倍。如果接收到的信號為連續的0或1,那么相位誤差Δe為零;如果接收到的信號中0、1交替出現,那么相位誤差Δe可能不為零。誤差累加器和比較器構成了一階低通環路濾波器,相位誤差累加值與一個門限值比較,產生的差值控制本地生成的數據時鐘相位。相位誤差累加值的符號決定數據時鐘的相位是前移還是后移,每次相位調整的幅度是固定的,調整的門限值也是固定的。控制邏輯根據本地生成的數據時鐘決定早門累加器、遲門累加器和誤差累加器的工作時序。

　　若遲早門的采樣周期為Ts,數控振蕩器的調整幅度為d,則由于遲早門相位調整造成的接收數據時鐘的相位抖動為d·Ts。如果調整幅度d較大,則數據時鐘可以很快地同步上,但是相位抖動就會比較大。如果調整幅度d較小,則相位抖動較小,但是數據時鐘可能需要較長的時間獲得同步。

2 遲早門的模糊控制設計

　　同步速度和相位抖動是制約遲早門性能得以提高的主要因素。為了實現較小相位抖動要求下的快速同步,可以采用自適應技術,在相位捕捉階段使用較大的調整幅度,在相位跟蹤階段使用較小的調整幅度。本文提出了一種基于模糊控制的方法,同樣可以達到自適應的效果,而且魯棒性好、易于實現。

　　基于模糊控制的平衡雙積分型遲早門結構如圖2所示。

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　　在結構上,基于模糊控制的遲早門用兩個相位誤差寄存器取代了傳統遲早門的相位誤差累加器,用一個兩輸入、單輸出的模糊控制器" title="模糊控制器">模糊控制器取代了傳統遲早門的簡單比較器。該模糊控制器的輸入為相位誤差累加值的當前值Δe(n)和前一次計算值Δe(n-1),輸出為數控振蕩器的調整幅度值d。用三角形隸屬度函數將輸入變量Δe模糊分割為負大(NB)、負小(NS)、零(ZR)、正小(PS)、正大(PB)五種取值,模糊分割的圖形表示如圖3所示。輸出變量d被模糊分割為負大(NB)、負中(NM)、負小(NS)、零(ZR)、正小(PS)、正中(PM)、正大(PB)七種取值,模糊分割的圖形表示如圖4所示。

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　　模糊控制器的控制規則表如表1所示。

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　　由于模糊控制器輸入變量模糊分割的相鄰兩個取值具有50%的交疊,所以除個別點(0、±a/2、±a)以外的精確輸入值都對應兩條控制規則。模糊控制器輸出變量的清晰化采用重心法。

3 模糊控制遲早門的FPGA實現

　　在實際運用中,需要對接收到的1Mbps高斯最小頻移鍵控(Gauss-MSK)信號進行符號同步,這就要求模糊控制單元的推理速度至少為1M FLIPS(Fuzzy Logical Inferences per Second)。顯然,對這樣的推理速度指標,用軟件在一般的通用處理器上是很難實現的。因此,模糊控制遲早門必須使用硬件來實現。FPGA是一種廉價的半定制大規模集成電路,它的開發工具可以在PC機上運行。FPGA具有密度高、結構靈活、設計時間短和可編程等優點,非常適合用于模糊遲早門的硬件驗證。

　　一個典型的模糊控制器通常由包含控制規則的知識庫、模糊推理單元以及與外部接口的模糊化單元、清晰化單元組成。自1985年以來人們在模糊控制器的硬件實現方面已經做了很多工作,用數字電路實現模糊控制器已經有非常成熟的設計方案。這些方案將模糊控制器的四個基本單元用數字電路一一實現,模糊推理速度也可以達到1M FLIPS以上。但是在模糊控制遲早門中,模糊控制器只是其中的一部分,遲早門也只是整個接收機中的一個單元。如果采用通用的設計方案,最后實現的模糊控制遲早門占用FPGA的邏輯單元必然很多,致使整個接收機占用的芯片面積很大,而且模糊控制器在遲早門中的功能比較單一,無法實現復用。因此,模糊控制遲早門中的模糊控制器不適于用通常的設計方案。為了減小占用的芯片面積,模糊控制器采用了如下的設計思路:首先,確定輸入輸出精確量的比特數;然后離線計算模糊控制表,即獲得一張輸入輸出精確量之間的真值表;最后,將這張真值表化簡為邏輯方程。這樣,模糊控制器就可以用簡單的組合邏輯來實現。獲得邏輯方程后,可以用硬件描述語言編寫程序,然后在FPGA開發系統中對編好的程序和描述遲早門其它部分的程序進行編譯。如果編譯成功,FPGA開發系統會生成一個FPGA芯片的配置文件,將這個配置文件通過配置電纜下載到芯片里,就能最終得到一個實現模糊控制遲早門的芯片。

　　基于模糊控制的遲早門已經在Altera公司的EP20KE200EFC484-2X芯片上得到了成功驗證,并運用到Bluetooth基帶處理器中。Bluetooth每個基帶數據幀頭部只有4個供同步用的比特,也就是說,基于模糊控制的遲早門可以在4個比特的時間內實現同步,無需增加額外的同步比特。

　　基于模糊控制的遲早門由于在控制回路中引入了模糊邏輯,從而在遲早門的同步速度和相位抖動之間取得了很好的折衷,其性能要明顯優于傳統的遲早門。在模糊控制遲早門的FPGA實現中采用了離線計算和將控制表轉化成邏輯方程的方案,在不影響模糊控制功能的情況下盡可能地降低了由于引入模糊控制而導致的硬件邏輯資源的增加。

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參考文獻

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