1993年Berrou C. 等學者提出的Turbo碼將卷積編碼和隨機交織結合在一起實現了隨機編碼的思想[1]，并且采用了軟輸入軟輸出（SISO）迭代譯碼的最大似然譯碼算法，從而使其譯碼性能接近于Shannon理論的極限。目前,Turbo碼的應用已推廣到深空通信、衛星通信和移動通信等領域，并被確定為第三代移動通信的信道編碼方案之一。

在不同的應用環境中，出于對譯碼性能和譯碼復雜度的考慮，通常選用不同的譯碼參數。其中直接影響到譯碼性能的關鍵參數有幀長、交織表和迭代次數等。本文介紹的基于KCPSM的Turbo譯碼器在設計中引入嵌入式處理器單元，通過存儲于外部RAM中的程序控制譯碼過程，可根據不同的使用需求修改程序代碼以適用于各種不同的譯碼情況。

1 Turbo譯碼原理

Turbo碼的特點：編碼器中引入了交織器，減弱了信息序列的相關性，有效地實現了隨機性編碼；在譯碼時采取了迭代譯碼的思想，使其性能可以接近香農理論的極限。

Turbo碼的迭代反饋譯碼結構如圖1所示[2]。圖中，SISO Decoder 1和SISO Decoder 2是分別對應于編碼產生的兩組分量碼的軟輸入軟輸出譯碼器。兩個SISO譯碼器通過反復的交錯重復譯碼計算完成對輸入信息序列的譯碼。SISO Decoder 1的軟輸出信息交織后作為SISO Decoder 2譯碼的先驗信息。如果迭代結束，SISO Decoder 2的譯碼結果硬判決輸出；否則，SISO Decoder 2的軟輸出信息反交織后作為SISO Decoder 1下一次迭代譯碼的先驗信息。

在Turbo碼的譯碼算法中，MAP算法的性能最好，但計算量巨大，硬件實現的復雜度高，譯碼時延大。所以在硬件設計中采用的是在對數域上簡化的Log-MAP算法，這樣可以有效地降低硬件設計的復雜度。在Log-MAP譯碼算法中，需要先從數據序列末端向始端做反向狀態概率β的遞推計算，之后再從序列的始端向末端開始遞推計算前向狀態概率α并得到對數概率似然比。為了減少譯碼的等待延時，在譯碼時可將原先的一幀數據序列按特定的分組長度分解為數段，分別計算每段的軟輸出。在每段序列的計算中，仍然是先反向遞推計算β值，再正向遞推計算α值。其中，α值遞推的初始值由上一段的計算結果給出。對于β值的遞推，則需由下一段序列提供部分軟信息。

圖2表述了分段譯碼的思想。采用分段譯碼時，用于存放中間結果的存儲器規模取決于分組長度，不再與幀長成正比。對于不同幀長的譯碼只需改變交織表的大小，而譯碼單元不用改變。這樣的譯碼器可以更方便地用于各種碼長的譯碼。

2 Turbo譯碼器的設計

基于KCPSM的Turbo譯碼器基本可分為兩個部分：TurboDec譯碼模塊和KCPSM主控模塊。

TurboDec譯碼模塊的結構如圖3所示。它由Trace譯碼單元、存儲單元和交織器組成。Trace譯碼單元的作用是根據Log-MAP算法，對分組后的每段序列做前向或反向的遞推計算。存儲單元包括ZRAM(用于存放在運算過程中需要交換的外信息)、Input Buffer和Output Buffer(分別用于輸入輸出的緩存)。交織器的作用是實現對數據序列的交織和反交織，它主要是一塊存有交織表的RAM，而交織表內存放有每位數據交織后對應的地址。Trace譯碼單元通過查找該交織表得到的地址作為以交織順序讀取或寫入數據的地址。這塊RAM中的交織表可在譯碼前由外部改寫，以滿足不同的譯碼需求。

KCPSM主控模塊采用的是Xilinx公司提供的PicoBlaze嵌入式處理器設計方案[3]。該模塊中主要有兩部分：負責數據信號處理及對外信號輸入輸出的PicoBlaze處理器單元和用于儲存程序指令代碼的Block Memory。PicoBlaze設計方案的結構如圖4所示。

在時鐘信號的驅動下，PicoBlaze處理器單元根據當前的8位地址從Block Memory中讀取對應的16位指令代碼，再根據此指令代碼完成運算操作,同時產生下一步指令的地址。根據不同指令的要求，在IN_PORT端和OUT_PORT端分別讀入或輸出計算的數據，并在PORT_ID端指明對應的I/O端口地址。READ_STROBE端和WRITE_STROBE端則在執行讀寫操作時輸出脈沖信號，該脈沖信號通常用于控制外圍電路的讀寫。

3 KCPSM控制系統的設計

3.1KCPSM設計的特點

KCPSM是常變量可編程狀態機的簡稱，其主要組成部分為嵌入式處理器單元，用于實現基于常量的狀態機主控單元。與傳統的基于時序電路的狀態機控制設計相比，使用KCPSM作為主控單元有以下特點：

(1)結構簡單，占用資源少。以Xilinx公司推出的8位嵌入式微處理器IP核PicoBlaze為例，其邏輯模塊僅占用Spartan-IIE的76個slice，相當于最小的XC2S50E器件可用資源的9％，或XC2S300E器件可用資源的2.5％。對于較大規模的設計幾乎可以忽略這樣的資源占用。雖然該IP核占用的硬件資源很少，但它的運算性能可以達到40MIPS。因其占用資源少，在實際設計中可以同時使用多個KCPSM以完成復雜的控制功能。

(2)使用靈活，易于調試。對于KCPSM單元，控制狀態的轉換及相關信號的處理都是以程序指令的形式存儲于Block RAM單元中，不涉及到IP核的邏輯模塊單元。使用時只需要根據不同的目的編寫相應的指令代碼就可實現不同的功能。特別是在對電路進行調試時，易于實現特定的非正常運行狀態。

(3)指令周期相對較長。KCPSM采用的是從Block RAM單元讀取指令的操作模式,每步操作的完成包括確定RAM地址和讀取指令兩步，需要花費兩個時鐘周期。與由時序電路組成的狀態機相比，KCPSM的運行效率較低，不適合用于對時鐘沿敏感情況下的控制需要。

由上面幾點可以看出，KCPSM作為可編程的控制單元，適合用于情況比較復雜但對時間要求不高的系統級控制，特別是有大量控制參數需要計算調整的情況。相對于由時序單元組成的控制電路，它在節省硬件開銷的同時，降低了設計的復雜性，增強了設計的靈活性。

3.2Turbo譯碼的控制設計

根據Turbo碼的迭代譯碼原理，KCPSM控制系統的基本流程如圖5所示。從圖中可以看出，該控制系統根據Turbo譯碼器當前的工作狀態檢測對應的控制信號并改變輸出參數。當譯碼器沒有處于譯碼狀態時，KCPSM會周期性地檢測譯碼啟動信號。該信號有效后，Turbo譯碼器進入譯碼狀態，KCPSM向TurboDec譯碼模塊輸出第一次反向遞推譯碼計算的起始地址、譯碼段長度等參數和控制信號，同時準備下一次前向遞推的相關參數。譯碼器進入譯碼狀態后，KCPSM改為檢測TurboDec譯碼模塊的譯碼完成信號。當TurboDec完成遞推譯碼計算后，KCPSM根據迭代次數決定是否還需要進行下一次的遞推計算。若迭代譯碼過程尚未結束，KCPSM會控制TurboDec譯碼模塊開始新一次的遞推計算，并為下次的遞推計算相關參數。迭代譯碼結束后，KCPSM使TurboDec譯碼模塊輸出譯碼結果，并控制Turbo譯碼器退出譯碼狀態。

在整個譯碼過程中，KCPSM將Turbo譯碼器的狀態以編碼的形式存儲在內部的寄存器中，并根據譯碼的要求和遞推計算的次數確定下次遞推譯碼的參數。TraceDec譯碼單元對前向狀態概率的計算與對反向狀態概率的計算是交替進行的，在每次譯碼操作后都要改變下次譯碼遞推的方向。譯碼的起始地址和譯碼段的長度由譯碼方向和已完成的譯碼長度確定。對位于幀尾的最后一段序列，譯碼的起始地址和譯碼段的長度需根據剩余的序列長度進行調整。由于只有一個TurboDec譯碼模塊作為SISO譯碼器，在結束一次MAP譯碼后，下一次的MAP譯碼需采用不同的校驗序列，以實現對兩組校驗信息的充分利用。

在Turbo譯碼過程中，KCPSM要將多個參數傳遞給TurboDec譯碼模塊，為此需要同時使用OUT_PORT和PORT_ID兩個輸出端口。將這些參數分別看作KCPSM的不同“虛擬端口”，為每個輸出參數設定一個特定的PORT_ID。KCPSM輸出數據后，TurboDec譯碼模塊根據PORT_ID的數值判斷當前OUT_PORT端輸出的是什么參數。

4 性能分析

本設計采用Xilinx公司的Spartan-IIE系列作為目標器件，采用Xilinx ISE作為開發環境。根據設計的綜合情況，在硬件資源方面，該Turbo碼譯碼器的邏輯模塊占用了829個slice，而存儲模塊則占用了56Kbit的BlockRAM，最高時鐘頻率約達到50MHz。根據RAM單元的使用情況，該譯碼器可完成對最大幀長為3 084位的輸入序列的譯碼。

從以上數據可以看出，在使用相對較少硬件資源的情況下，基于KCPSM的Turbo譯碼器提供了很好的譯碼性能，同時因在設計時就考慮了靈活性的問題，使其可以很方便地根據實際使用調整譯碼參數，擴大了應用范圍。

本文介紹了基于KCPSM的Turbo譯碼器設計，并結合該設計說明了基于嵌入式處理器單元的系統設計方法。通過引用Xilinx公司提供的嵌入式處理器IP核，該設計在提供良好譯碼性能的同時，在使用上也具有很好的靈活性。

隨著通信技術的發展，對譯碼電路的性能要求也將不斷提高。本文提出的設計方案也可作為實用ASIC芯片設計方案的參考?；谇度胧教幚砥鞯脑O計思想可使ASIC設計芯片具有很好的通用性。